JPH08115998A - 多層式プリント基板 - Google Patents
多層式プリント基板Info
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- JPH08115998A JPH08115998A JP6278457A JP27845794A JPH08115998A JP H08115998 A JPH08115998 A JP H08115998A JP 6278457 A JP6278457 A JP 6278457A JP 27845794 A JP27845794 A JP 27845794A JP H08115998 A JPH08115998 A JP H08115998A
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- JP
- Japan
- Prior art keywords
- gnd
- power supply
- noise
- noise reduction
- reduction element
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- Production Of Multi-Layered Print Wiring Board (AREA)
- Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
Abstract
(57)【要約】
【目的】本発明は、多層式プリント基板において、基板
内で生じるノイズ周波数の大きさにかかわらず低減し得
る。 【構成】同一形状でなる複数の基板上に配される複数の
領域間に境界領域を設け、電源回路及びＧＮＤ回路の端
子に電源用ノイズ低減素子及びＧＮＤ用ノイズ低減素子
とを備える。
内で生じるノイズ周波数の大きさにかかわらず低減し得
る。 【構成】同一形状でなる複数の基板上に配される複数の
領域間に境界領域を設け、電源回路及びＧＮＤ回路の端
子に電源用ノイズ低減素子及びＧＮＤ用ノイズ低減素子
とを備える。
Description
【０００１】
【産業上の利用分野】本発明は多層式プリント基板に関
し、例えば航空機内の客席に搭載されるデイジタルオー
デイオ再生装置に適用し得る。
し、例えば航空機内の客席に搭載されるデイジタルオー
デイオ再生装置に適用し得る。
【０００２】
【従来の技術】従来、デイジタル回路において、様々な
状況下においても電荷を一定に保持させるため、プリン
ト基板のＧＮＤレイアウトは、全体を隙間なくＧＮＤ
（以下、ベタＧＮＤとする）にしている。各デイジタル
ＩＣデバイスの電源端子（ＶCC（ＶDD）端子）とベタＧ
ＮＤとの間にバイパスコンデンサを接続させる。
状況下においても電荷を一定に保持させるため、プリン
ト基板のＧＮＤレイアウトは、全体を隙間なくＧＮＤ
（以下、ベタＧＮＤとする）にしている。各デイジタル
ＩＣデバイスの電源端子（ＶCC（ＶDD）端子）とベタＧ
ＮＤとの間にバイパスコンデンサを接続させる。
【０００３】ここで図４において、１は全体としてプリ
ント基板の１例を示す。このプリント基板１は図５
（ａ）〜（ｄ）に示すように４層の基板からなつてい
る。図５（ａ）に示す第１層は表面パターン２を示し、
（ｂ）〜（ｄ）に示す第２層〜第４層は内層ＧＮＤパタ
ーン３、内層電源（ＶCC）パターン４、裏面パターン５
を示す。第１層及び第４層はデイジタル回路６及び１４
とアナログ回路７及び１５とからなる実装面である。第
１層のデイジタル回路６上には高速／大電流ＩＣ８が配
設され、デイジタル回路６とアナログ回路７の両者にか
かる位置にコレクタ９が配設される。
ント基板の１例を示す。このプリント基板１は図５
（ａ）〜（ｄ）に示すように４層の基板からなつてい
る。図５（ａ）に示す第１層は表面パターン２を示し、
（ｂ）〜（ｄ）に示す第２層〜第４層は内層ＧＮＤパタ
ーン３、内層電源（ＶCC）パターン４、裏面パターン５
を示す。第１層及び第４層はデイジタル回路６及び１４
とアナログ回路７及び１５とからなる実装面である。第
１層のデイジタル回路６上には高速／大電流ＩＣ８が配
設され、デイジタル回路６とアナログ回路７の両者にか
かる位置にコレクタ９が配設される。
【０００４】また、第２層の内層ＧＮＤパターン３はデ
イジタルＧＮＤエリア１０及びアナログＧＮＤエリア１
１とからなつており、共にベタＧＮＤである。第３層の
内層電源パターン４はデイジタル電源エリア１２及びア
ナログ電源エリア１３とからなつている。さらに、図５
（ａ）〜（ｄ）からわかるように各層２〜５のデイジタ
ル領域６、１０、１２、１４とアナログ領域７、１１、
１３、１５は隣合わせに配され、境界部分は完全に一致
せず若干のずれがある。
イジタルＧＮＤエリア１０及びアナログＧＮＤエリア１
１とからなつており、共にベタＧＮＤである。第３層の
内層電源パターン４はデイジタル電源エリア１２及びア
ナログ電源エリア１３とからなつている。さらに、図５
（ａ）〜（ｄ）からわかるように各層２〜５のデイジタ
ル領域６、１０、１２、１４とアナログ領域７、１１、
１３、１５は隣合わせに配され、境界部分は完全に一致
せず若干のずれがある。
【０００５】このように、回路の動作電流の変化による
動作ノイズの周波数が相対的に低い場合には、ベタＧＮ
Ｄ１０及び１１とバイパスコンデンサ１６を用いること
により、相応のノイズ低減効果が得られる。
動作ノイズの周波数が相対的に低い場合には、ベタＧＮ
Ｄ１０及び１１とバイパスコンデンサ１６を用いること
により、相応のノイズ低減効果が得られる。
【０００６】
【発明が解決しようとする課題】ところで、上述のよう
な多層からなるプリント基板１を用いるものの１例とし
て、航空機内の客席に配置するデイジタルオーデイオ再
生装置がある。図６に示すデイジタルオーデイオ再生装
置２０は、ＲＦ変調されたデイジタルオーデイオ信号を
チユーナ２１で受信し、同期回路２２を経てオーデイオ
データ圧縮、伸張処理用デイジタルシグナルプロセツサ
（以下、ＤＳＰとする）２３により16〔bit 〕デイジタ
ルオーデイオデータにする。このデータをＤ／Ａコンバ
ータ２４を介し、ローパスフイルタ２５によりアナログ
オーデイオ信号として乗客に提供するものである。
な多層からなるプリント基板１を用いるものの１例とし
て、航空機内の客席に配置するデイジタルオーデイオ再
生装置がある。図６に示すデイジタルオーデイオ再生装
置２０は、ＲＦ変調されたデイジタルオーデイオ信号を
チユーナ２１で受信し、同期回路２２を経てオーデイオ
データ圧縮、伸張処理用デイジタルシグナルプロセツサ
（以下、ＤＳＰとする）２３により16〔bit 〕デイジタ
ルオーデイオデータにする。このデータをＤ／Ａコンバ
ータ２４を介し、ローパスフイルタ２５によりアナログ
オーデイオ信号として乗客に提供するものである。
【０００７】ところが、この高速ＤＳＰ集積回路（以
下、ＤＳＰ ＩＣとする）の動作クロツクは、通常動作
時に内部クロツク24〔ＭHz〕で 100〔mA〕の電流を消費
する。このＤＳＰ動作時、プリント基板から外部への伝
導ノイズが発生する。このノイズ周波数は内部クロツク
24〔ＭHz〕の７〜11倍にエネルギピークをもつ。
下、ＤＳＰ ＩＣとする）の動作クロツクは、通常動作
時に内部クロツク24〔ＭHz〕で 100〔mA〕の電流を消費
する。このＤＳＰ動作時、プリント基板から外部への伝
導ノイズが発生する。このノイズ周波数は内部クロツク
24〔ＭHz〕の７〜11倍にエネルギピークをもつ。
【０００８】ＤＳＰ ＩＣの電源端子とＧＮＤ端子の動
作電流が非常に高速（24〔ＭHz〕）であるため高いノイ
ズ周波数が発生し、ノイズ軽減に効果のあつたベタＧＮ
Ｄは基板回路全体に不要なノイズ電波を拡散してしまう
問題がある。
作電流が非常に高速（24〔ＭHz〕）であるため高いノイ
ズ周波数が発生し、ノイズ軽減に効果のあつたベタＧＮ
Ｄは基板回路全体に不要なノイズ電波を拡散してしまう
問題がある。
【０００９】またバイパスコンデンサは、基板回路内の
配設位置の付近では電源端子とＧＮＤ端子との間のイン
ピーダンスを充分小さくできるが、発生するノイズ周波
数が上昇するにつれて、効果が減衰してしまう問題があ
る。
配設位置の付近では電源端子とＧＮＤ端子との間のイン
ピーダンスを充分小さくできるが、発生するノイズ周波
数が上昇するにつれて、効果が減衰してしまう問題があ
る。
【００１０】本発明は以上の点を考慮してなされたもの
で、基板内で生じるノイズ周波数の大きさにかかわらず
ノイズを低減し得る多層式プリント基板を提案しようと
するものである。
で、基板内で生じるノイズ周波数の大きさにかかわらず
ノイズを低減し得る多層式プリント基板を提案しようと
するものである。
【００１１】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、複数の基板からなり、該複数の基
板は同一形状でなる多層式プリント基板において、複数
の基板（３６〜３９）のうち電源回路を有する電源基板
（３８）と、複数の基板（３６〜３９）のうちＧＮＤ回
路を有するＧＮＤ基板（３７）と、複数の基板（３６〜
３９）上に配される複数の領域（４０ａ〜４０ｄ、４１
ａ〜４１ｄ、４２ａ〜４２ｄ）をそれぞれ独立させる境
界領域と、電源回路の端子に配され、ノイズを低減させ
る電源用ノイズ低減素子（４４）と、ＧＮＤ回路の端子
に配され、ノイズを低減させるＧＮＤ用ノイズ低減素子
と（４３）とを設ける。
め本発明においては、複数の基板からなり、該複数の基
板は同一形状でなる多層式プリント基板において、複数
の基板（３６〜３９）のうち電源回路を有する電源基板
（３８）と、複数の基板（３６〜３９）のうちＧＮＤ回
路を有するＧＮＤ基板（３７）と、複数の基板（３６〜
３９）上に配される複数の領域（４０ａ〜４０ｄ、４１
ａ〜４１ｄ、４２ａ〜４２ｄ）をそれぞれ独立させる境
界領域と、電源回路の端子に配され、ノイズを低減させ
る電源用ノイズ低減素子（４４）と、ＧＮＤ回路の端子
に配され、ノイズを低減させるＧＮＤ用ノイズ低減素子
と（４３）とを設ける。
【００１２】
【作用】同一形状でなる複数の基板（３６〜３９）上に
配される複数の領域（４０ａ〜４０ｄ、４１ａ〜４１
ｄ、４２ａ〜４２ｄ）間に境界領域を設け、電源回路及
びＧＮＤ回路の端子に電源用ノイズ低減素子（４４）及
びＧＮＤ用ノイズ低減素子と（４３）とを設けることに
より、基板内で生じるノイズ周波数の大きさにかかわら
ず、ノイズの発生及び周辺への拡散を防止し得る。
配される複数の領域（４０ａ〜４０ｄ、４１ａ〜４１
ｄ、４２ａ〜４２ｄ）間に境界領域を設け、電源回路及
びＧＮＤ回路の端子に電源用ノイズ低減素子（４４）及
びＧＮＤ用ノイズ低減素子と（４３）とを設けることに
より、基板内で生じるノイズ周波数の大きさにかかわら
ず、ノイズの発生及び周辺への拡散を防止し得る。
【００１３】
【実施例】以下図面において、本発明の一実施例を詳述
する。
する。
【００１４】図１において、３０は全体としてプリント
基板を示す。このプリント基板３０はデイジタル回路３
１、アナログ回路３２、高速／大電流ＩＣ３３、コレク
タ３４及びフエライト３５からなつている。プリント基
板３０は４層の基板からなり、この４層をそれぞれ図２
（ａ）〜（ｄ）に示す。図２（ａ）はプリント基板３０
の第１層、すなわち表の実装面である表面パターン３６
を示す。同様に図２（ｂ）〜（ｄ）は第２層〜第４層、
すなわち内層ＧＮＤパターン３７、内層電源パターン３
８、裏の実装面である裏面パターン３９を示す。
基板を示す。このプリント基板３０はデイジタル回路３
１、アナログ回路３２、高速／大電流ＩＣ３３、コレク
タ３４及びフエライト３５からなつている。プリント基
板３０は４層の基板からなり、この４層をそれぞれ図２
（ａ）〜（ｄ）に示す。図２（ａ）はプリント基板３０
の第１層、すなわち表の実装面である表面パターン３６
を示す。同様に図２（ｂ）〜（ｄ）は第２層〜第４層、
すなわち内層ＧＮＤパターン３７、内層電源パターン３
８、裏の実装面である裏面パターン３９を示す。
【００１５】図２（ａ）に示す第１層表面パターン３６
は、デイジタル信号パターン４０ａとアナログ信号パタ
ーン４１ａとからなり、これらのパターンは 2.5〔mm〕
以上の間隔を有している。また、デイジタル信号パター
ン４０ａの一部に高速／大電流ＩＣ３３を接続する。こ
の高速／大電流ＩＣ３３が接続されているＤＳＰ ＩＣ
エリア４２ａは、デイジタル信号パターン４０ａと独立
になるように間隔を有する。コレクタ３４は、デイジタ
ル信号パターン４０ａ及びアナログ信号パターン４１ａ
の一部にかかるように接続する。ＤＳＰ ＩＣエリア４
２ａとデイジタル信号パターン４０ａとの間には、ＧＮ
Ｄ側フエライト４３と電源側フエライト４４とが並列な
位置関係になるように配設される。
は、デイジタル信号パターン４０ａとアナログ信号パタ
ーン４１ａとからなり、これらのパターンは 2.5〔mm〕
以上の間隔を有している。また、デイジタル信号パター
ン４０ａの一部に高速／大電流ＩＣ３３を接続する。こ
の高速／大電流ＩＣ３３が接続されているＤＳＰ ＩＣ
エリア４２ａは、デイジタル信号パターン４０ａと独立
になるように間隔を有する。コレクタ３４は、デイジタ
ル信号パターン４０ａ及びアナログ信号パターン４１ａ
の一部にかかるように接続する。ＤＳＰ ＩＣエリア４
２ａとデイジタル信号パターン４０ａとの間には、ＧＮ
Ｄ側フエライト４３と電源側フエライト４４とが並列な
位置関係になるように配設される。
【００１６】第２層である内層ＧＮＤパターン３７は、
デイジタルＧＮＤエリア４０ｂ、アナログＧＮＤエリア
４１ｂ及び独立ＧＮＤランド（ＤＳＰ ＩＣエリア）４
２ｂからなる。この３つの領域間にはそれぞれ 2.5〔m
m〕以上の境界領域が配されている。また、デイジタル
ＧＮＤエリア４０ｂと独立ＧＮＤランド４２ｂには、第
１層の表面パターン３６上に配設されたＧＮＤ側フエラ
イト４３と対応する位置にフエライト実装用の端子が設
けられている。
デイジタルＧＮＤエリア４０ｂ、アナログＧＮＤエリア
４１ｂ及び独立ＧＮＤランド（ＤＳＰ ＩＣエリア）４
２ｂからなる。この３つの領域間にはそれぞれ 2.5〔m
m〕以上の境界領域が配されている。また、デイジタル
ＧＮＤエリア４０ｂと独立ＧＮＤランド４２ｂには、第
１層の表面パターン３６上に配設されたＧＮＤ側フエラ
イト４３と対応する位置にフエライト実装用の端子が設
けられている。
【００１７】同様に、第３層である内層電源パターン３
８は、デイジタル電源エリア４０ｃ、アナログ電源エリ
ア４１ｃ及び独立電源ランド（ＤＳＰ ＩＣエリア）４
２ｃからなつており、デイジタル電源エリア４０ｃと独
立電源ランド４２ｃには、第１層の表面パターン３６上
に配設された電源側フエライト４４と対応する位置にフ
エライト実装用の端子が設けられている。
８は、デイジタル電源エリア４０ｃ、アナログ電源エリ
ア４１ｃ及び独立電源ランド（ＤＳＰ ＩＣエリア）４
２ｃからなつており、デイジタル電源エリア４０ｃと独
立電源ランド４２ｃには、第１層の表面パターン３６上
に配設された電源側フエライト４４と対応する位置にフ
エライト実装用の端子が設けられている。
【００１８】また第４層の裏面パターン３９は、デイジ
タル信号パターン４０ｄ、アナログ信号パターン４１ｄ
及びＤＳＰ ＩＣエリア４２ｄでなつている。この第１
層〜第４層３６〜３９のデイジタル領域４０ａ〜４０
ｄ、アナログ領域４１ａ〜４１ｄ及びＤＳＰ ＩＣエリ
ア４２ａ〜４２ｄの形状は等しく、各領域の境界部分は
全て一致する。
タル信号パターン４０ｄ、アナログ信号パターン４１ｄ
及びＤＳＰ ＩＣエリア４２ｄでなつている。この第１
層〜第４層３６〜３９のデイジタル領域４０ａ〜４０
ｄ、アナログ領域４１ａ〜４１ｄ及びＤＳＰ ＩＣエリ
ア４２ａ〜４２ｄの形状は等しく、各領域の境界部分は
全て一致する。
【００１９】以上の構成によれば、プリント基板１の第
１層の表面パターン３６と第２層の内層ＧＮＤパターン
３７、第３層の内層電源パターン３８及び第４層の裏面
パターン３９とを同一形状にし、デイジタル領域４０ａ
〜４０ｄ、アナログ領域４１ａ〜４１ｄ及びＤＳＰ Ｉ
Ｃエリア４２ａ〜４２ｄを同じ位置にレイアウトするこ
とにより、電源パターンとＧＮＤパターンの電流分布が
平衡になり、ノイズの発生及び周辺への拡散を防止し得
る。
１層の表面パターン３６と第２層の内層ＧＮＤパターン
３７、第３層の内層電源パターン３８及び第４層の裏面
パターン３９とを同一形状にし、デイジタル領域４０ａ
〜４０ｄ、アナログ領域４１ａ〜４１ｄ及びＤＳＰ Ｉ
Ｃエリア４２ａ〜４２ｄを同じ位置にレイアウトするこ
とにより、電源パターンとＧＮＤパターンの電流分布が
平衡になり、ノイズの発生及び周辺への拡散を防止し得
る。
【００２０】また、デイジタル領域４０ａ〜４０ｄ、ア
ナログ領域４１ａ〜４１ｄ及びＤＳＰ ＩＣエリア４２
ａ〜４２ｄのレイアウトを各層３６〜３９において同一
形状とし、各領域の間に 2.5〔mm〕以上の境界領域を設
けることにより、ノイズの拡散を誘起させ得る他の信号
パターンと重なることはなく、パターン間での容量性結
合を極力小さくすることができる。
ナログ領域４１ａ〜４１ｄ及びＤＳＰ ＩＣエリア４２
ａ〜４２ｄのレイアウトを各層３６〜３９において同一
形状とし、各領域の間に 2.5〔mm〕以上の境界領域を設
けることにより、ノイズの拡散を誘起させ得る他の信号
パターンと重なることはなく、パターン間での容量性結
合を極力小さくすることができる。
【００２１】なお上述の実施例においては、第１層の表
面パターン３６上にＧＮＤ側フエライト４３及び電源側
フエライト４４を並列に配設するものについて述べた
が、本発明はこれに限らず、図２と同一符号を付して示
す図３（ａ）〜（ｄ）のように、第１層の表面パターン
５０上にＧＮＤ側フエライト４３を配設し、第４層の裏
面パターン５３上で且つ第１層の表面パターン５０上に
配設されるＧＮＤ側フエライト４３と平衡に電源側フエ
ライト４４を配設しても良い。
面パターン３６上にＧＮＤ側フエライト４３及び電源側
フエライト４４を並列に配設するものについて述べた
が、本発明はこれに限らず、図２と同一符号を付して示
す図３（ａ）〜（ｄ）のように、第１層の表面パターン
５０上にＧＮＤ側フエライト４３を配設し、第４層の裏
面パターン５３上で且つ第１層の表面パターン５０上に
配設されるＧＮＤ側フエライト４３と平衡に電源側フエ
ライト４４を配設しても良い。
【００２２】また上述の実施例においては、ノイズ周波
数を低減させるためにフエライト４３及び４４を実装す
るものについて述べたが、本発明はこれに限らず、フエ
ライト以外のノイズ低減用の素子を実装しても良い。
数を低減させるためにフエライト４３及び４４を実装す
るものについて述べたが、本発明はこれに限らず、フエ
ライト以外のノイズ低減用の素子を実装しても良い。
【００２３】さらに上述の実施例においては、４層から
なるプリント基板１について述べたが、本発明はこれに
限らず、プリント基板はＧＮＤと電源が別の層でなり、
かつ２層以上の多層基板であれば何層でも良い。
なるプリント基板１について述べたが、本発明はこれに
限らず、プリント基板はＧＮＤと電源が別の層でなり、
かつ２層以上の多層基板であれば何層でも良い。
【００２４】さらに上述の実施例においては、航空機内
の客席に搭載されるデイジタルオーデイオ再生装置に用
いるものについて述べたが、本発明はこれに限らず、高
速ＩＣが配設された基板を有するものであれば、デイジ
タルオーデイオ再生装置以外にも適用し得る。
の客席に搭載されるデイジタルオーデイオ再生装置に用
いるものについて述べたが、本発明はこれに限らず、高
速ＩＣが配設された基板を有するものであれば、デイジ
タルオーデイオ再生装置以外にも適用し得る。
【００２５】
【発明の効果】上述のように本発明によれば、同一形状
の複数基板のレイアウトを等しくし、各領域間に境界領
域を設け、電源用とＧＮＤ用のノイズ低減素子をそれぞ
れ配設することにより、基板内で生じるノイズ周波数の
大きさにかかわらず、ノイズの発生及び周辺への拡散を
防止し得る。
の複数基板のレイアウトを等しくし、各領域間に境界領
域を設け、電源用とＧＮＤ用のノイズ低減素子をそれぞ
れ配設することにより、基板内で生じるノイズ周波数の
大きさにかかわらず、ノイズの発生及び周辺への拡散を
防止し得る。
【図１】本発明の一実施例によるプリント基板を示す略
線図である。
線図である。
【図２】本発明の一実施例による４層からなるプリント
基板の各層を示す略線図である。
基板の各層を示す略線図である。
【図３】他の実施例による４層からなるプリント基板の
各層を示す略線図である。
各層を示す略線図である。
【図４】従来のプリント基板を示す略線図である。
【図５】従来の４層からなるプリント基板の各層を示す
略線図である。
略線図である。
【図６】プリント基板を用いるオーデイオ再生装置を示
すブロツク図である。
すブロツク図である。
１、３０……プリント基板、２、３６……表面パター
ン、３、３７……内層ＧＮＤパターン、４、３８……内
層電源パターン、５、３９……裏面パターン、６、１
０、１２、１４、４０ａ〜４０ｄ……デイジタル領域、
７、１１、１３、１５、４１ａ〜４１ｄ……アナログ領
域、９、３４……コレクタ、１６……バイパスコンデン
サ、２０……デイジタルオーデイオ再生装置、３５、４
３、４４……フエライト、４２ａ〜４２ｄ……ＤＳＰ
ＩＣエリア。
ン、３、３７……内層ＧＮＤパターン、４、３８……内
層電源パターン、５、３９……裏面パターン、６、１
０、１２、１４、４０ａ〜４０ｄ……デイジタル領域、
７、１１、１３、１５、４１ａ〜４１ｄ……アナログ領
域、９、３４……コレクタ、１６……バイパスコンデン
サ、２０……デイジタルオーデイオ再生装置、３５、４
３、４４……フエライト、４２ａ〜４２ｄ……ＤＳＰ
ＩＣエリア。
Claims (3)
- 【請求項１】複数の基板からなり、該複数の基板は同一
形状でなる多層式プリント基板において、 上記複数の基板のうち電源回路を有する電源基板と、 上記複数の基板のうちＧＮＤ回路を有するＧＮＤ基板
と、 上記複数の基板上に配される複数の領域をそれぞれ独立
させる境界領域と、 上記電源回路の端子に配され、ノイズを低減させる電源
用ノイズ低減素子と、 上記ＧＮＤ回路の端子に配され、ノイズを低減させるＧ
ＮＤ用ノイズ低減素子と、 を具えることを特徴とする多層式プリント基板。 - 【請求項２】上記電源用ノイズ低減素子は、上記複数の
基板のうち表裏実装面の一方の実装面上に配設され、 上記ＧＮＤ用ノイズ低減素子は、上記表裏実装面の他方
の実装面上に、上記電源用ノイズ低減素子と対応する位
置に配設されることを特徴とする請求項１に記載の多層
式プリント基板。 - 【請求項３】上記電源用ノイズ低減素子と上記ＧＮＤ用
ノイズ低減素子は、上記複数の基板のうち上記表裏実装
面のいずれか一方の実装面上に、並列となるように配設
されることを特徴とする請求項１に記載の多層式プリン
ト基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6278457A JPH08115998A (ja) | 1994-10-17 | 1994-10-17 | 多層式プリント基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6278457A JPH08115998A (ja) | 1994-10-17 | 1994-10-17 | 多層式プリント基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08115998A true JPH08115998A (ja) | 1996-05-07 |
Family
ID=17597605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6278457A Pending JPH08115998A (ja) | 1994-10-17 | 1994-10-17 | 多層式プリント基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08115998A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018032712A (ja) * | 2016-08-24 | 2018-03-01 | 本田技研工業株式会社 | ノイズフィルタ、及び当該ノイズフィルタが形成された回路基板 |
| JP2020509580A (ja) * | 2017-02-04 | 2020-03-26 | ▲寧▼波舜宇光▲電▼信息有限公司 | 撮像モジュールおよびそのモールド回路基板アセンブリ、回路基板および応用 |
-
1994
- 1994-10-17 JP JP6278457A patent/JPH08115998A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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