JPH08115861A - 張り合わせ半導体基板およびその製造方法 - Google Patents
張り合わせ半導体基板およびその製造方法Info
- Publication number
- JPH08115861A JPH08115861A JP6276004A JP27600494A JPH08115861A JP H08115861 A JPH08115861 A JP H08115861A JP 6276004 A JP6276004 A JP 6276004A JP 27600494 A JP27600494 A JP 27600494A JP H08115861 A JPH08115861 A JP H08115861A
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- JP
- Japan
- Prior art keywords
- semiconductor substrate
- heat treatment
- manufacturing
- bonded
- wafer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Abstract
(57)【要約】
【目的】 欠陥、汚染等を完全に除去した高品質の活性
層を有する張り合わせ半導体基板およびその製造方法を
提供する。 【構成】 張り合わせ前の少なくとも一方のシリコンウ
ェーハ（活性層ウェーハＡ）に高温熱処理を施し、その
表面にＤＺを形成しておく。このＤＺを基盤ウェーハＢ
の表面に重ね合わせ所定の条件で張り合わせる。張り合
わせ後この張り合わせ半導体基板Ｃについて熱処理を行
う。そして、その表面を研削し、研磨してＤＺを露出さ
せる。この結果、研削、研磨によりゲッタリングされた
汚染は除去され、無欠陥のＤＺが張り合わせ半導体基板
の表面活性層として使用可能となる。
層を有する張り合わせ半導体基板およびその製造方法を
提供する。 【構成】 張り合わせ前の少なくとも一方のシリコンウ
ェーハ（活性層ウェーハＡ）に高温熱処理を施し、その
表面にＤＺを形成しておく。このＤＺを基盤ウェーハＢ
の表面に重ね合わせ所定の条件で張り合わせる。張り合
わせ後この張り合わせ半導体基板Ｃについて熱処理を行
う。そして、その表面を研削し、研磨してＤＺを露出さ
せる。この結果、研削、研磨によりゲッタリングされた
汚染は除去され、無欠陥のＤＺが張り合わせ半導体基板
の表面活性層として使用可能となる。
Description
【０００１】
【産業上の利用分野】この発明は例えば２枚のシリコン
ウェーハを直接張り合わせて一体化した張り合わせ半導
体基板およびその製造方法に関する。
ウェーハを直接張り合わせて一体化した張り合わせ半導
体基板およびその製造方法に関する。
【０００２】
【従来の技術】従来より、シリコンウェーハ同士を直接
張り合わせて接合する技術は、例えば特開昭６１−１４
５８３９号公報、特開昭６２−７１２１５号公報等に列
挙されている。
張り合わせて接合する技術は、例えば特開昭６１−１４
５８３９号公報、特開昭６２−７１２１５号公報等に列
挙されている。
【０００３】このシリコンウェーハの張り合わせ接合技
術は、基本的には以下の工程により構成されている。
室温で２枚のシリコンウェーハを張り合わせる。８０
０℃以上の温度領域でこれをアニールし、結合強度を高
める。この張り合わせ半導体基板では、張り合わせ界面
が一様に結合されてボイド等の非結合部分がないこと、
また、後工程で剥離しない程度に結合強度が高いことが
要求される。
術は、基本的には以下の工程により構成されている。
室温で２枚のシリコンウェーハを張り合わせる。８０
０℃以上の温度領域でこれをアニールし、結合強度を高
める。この張り合わせ半導体基板では、張り合わせ界面
が一様に結合されてボイド等の非結合部分がないこと、
また、後工程で剥離しない程度に結合強度が高いことが
要求される。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の張り合わせ半導体基板の製造方法にあって
は、図１の（Ａ）に示すように、張り合わせ作業におい
ては真空ピンセット等の治具を使用してシリコンウェー
ハを保持等していたため、以下の不具合が生じていた。
すなわち、両方のシリコンウェーハの裏面には治具接触
による汚染が不可避的に生じる。熱処理前は洗浄が不可
能であるため、熱処理後においてもこの汚染は接合界
面、すなわち活性層に残存し、張り合わせ半導体基板の
品質を損なっていた。
うな従来の張り合わせ半導体基板の製造方法にあって
は、図１の（Ａ）に示すように、張り合わせ作業におい
ては真空ピンセット等の治具を使用してシリコンウェー
ハを保持等していたため、以下の不具合が生じていた。
すなわち、両方のシリコンウェーハの裏面には治具接触
による汚染が不可避的に生じる。熱処理前は洗浄が不可
能であるため、熱処理後においてもこの汚染は接合界
面、すなわち活性層に残存し、張り合わせ半導体基板の
品質を損なっていた。
【０００５】そこで、この発明は、汚染を完全に除去し
た半導体基板およびその製造方法を提供することを、そ
の目的としている。また、この発明は、酸素濃度を考慮
する必要がなく、単結晶引き上げにおけるコストダウン
を達成することができる張り合わせ半導体基板およびそ
の製造方法を提供することを、その目的としている。さ
らに、この発明は、ドーパントの拡散を行う場合、この
拡散条件のコントロールによりＤＺを形成可能で、ＤＺ
形成のための特別な熱処理を不必要とした張り合わせ半
導体基板およびその製造方法を提供することを、その目
的としている。
た半導体基板およびその製造方法を提供することを、そ
の目的としている。また、この発明は、酸素濃度を考慮
する必要がなく、単結晶引き上げにおけるコストダウン
を達成することができる張り合わせ半導体基板およびそ
の製造方法を提供することを、その目的としている。さ
らに、この発明は、ドーパントの拡散を行う場合、この
拡散条件のコントロールによりＤＺを形成可能で、ＤＺ
形成のための特別な熱処理を不必要とした張り合わせ半
導体基板およびその製造方法を提供することを、その目
的としている。
【０００６】
【課題を解決するための手段】請求項１に記載の発明
は、表面にＤＺ（無欠陥層）を有する張り合わせ半導体
基板である。
は、表面にＤＺ（無欠陥層）を有する張り合わせ半導体
基板である。
【０００７】請求項２に記載の発明は、２枚の半導体基
板の主面同士を重ね合わせて１枚の張り合わせ半導体基
板を製造する張り合わせ半導体基板の製造方法におい
て、少なくとも一方の半導体基板の主面にＤＺを形成し
た後、主面同士を重ね合わせ、さらに、熱処理後、上記
ＤＺを露出させる張り合わせ半導体基板の製造方法であ
る。
板の主面同士を重ね合わせて１枚の張り合わせ半導体基
板を製造する張り合わせ半導体基板の製造方法におい
て、少なくとも一方の半導体基板の主面にＤＺを形成し
た後、主面同士を重ね合わせ、さらに、熱処理後、上記
ＤＺを露出させる張り合わせ半導体基板の製造方法であ
る。
【０００８】請求項３に記載の発明は、上記ＤＺの形成
は、１２００℃以上の高温において半導体基板を熱処理
することにより行う請求項２に記載の張り合わせ半導体
基板の製造方法である。
は、１２００℃以上の高温において半導体基板を熱処理
することにより行う請求項２に記載の張り合わせ半導体
基板の製造方法である。
【０００９】
【作用】この発明に係る張り合わせ半導体基板によれ
ば、張り合わせ半導体基板の特徴を活かし、かつ、高品
質の表面活性層を得ることができる。この場合、張り合
わせられる半導体基板としては、鏡面研磨したもの同士
であってもよく、または、一方の重ね合わせ面に酸化
膜、ＣＶＤ膜、エピタキシャル膜を被着したものであっ
てもよい。
ば、張り合わせ半導体基板の特徴を活かし、かつ、高品
質の表面活性層を得ることができる。この場合、張り合
わせられる半導体基板としては、鏡面研磨したもの同士
であってもよく、または、一方の重ね合わせ面に酸化
膜、ＣＶＤ膜、エピタキシャル膜を被着したものであっ
てもよい。
【００１０】この発明に係る張り合わせ半導体基板の製
造方法によれば、張り合わせ半導体基板の表面活性層の
品質を高めることができる。特にＤＺ形成によりゲッタ
リング層（ＩＧ層）を基板内部に同時に形成することが
でき、治具汚染をゲッタリングすることができる。そし
て、このゲッタリングした汚染は、ＩＧ層を研磨、研削
等することにより半導体基板表面から取り除いている。
このため、ゲッタリングした汚染の再放出の虞は皆無と
することができ、活性層として完全な無欠陥層（ＤＺ）
を得ることができる。また、張り合わせ用の半導体基板
についてそのドーパントの拡散条件をコントロールする
ことにより、ＤＺを形成することもできる。この場合は
ＤＺ形成のための特別な熱処理は不必要となる。さら
に、このＤＺの厚さは活性層の厚さの２倍程度に形成す
るとよい。
造方法によれば、張り合わせ半導体基板の表面活性層の
品質を高めることができる。特にＤＺ形成によりゲッタ
リング層（ＩＧ層）を基板内部に同時に形成することが
でき、治具汚染をゲッタリングすることができる。そし
て、このゲッタリングした汚染は、ＩＧ層を研磨、研削
等することにより半導体基板表面から取り除いている。
このため、ゲッタリングした汚染の再放出の虞は皆無と
することができ、活性層として完全な無欠陥層（ＤＺ）
を得ることができる。また、張り合わせ用の半導体基板
についてそのドーパントの拡散条件をコントロールする
ことにより、ＤＺを形成することもできる。この場合は
ＤＺ形成のための特別な熱処理は不必要となる。さら
に、このＤＺの厚さは活性層の厚さの２倍程度に形成す
るとよい。
【００１１】ここに、シリコンウェーハへのＤＺの形成
は、１０００〜１１５０℃での高温熱処理により行うこ
とができる。この高温熱処理は、シリコンウェーハ表面
から酸素をアウトディフュージョンし、該ウェーハ表面
にＤＺを例えば２０〜５０μｍの厚さに形成するもので
ある。
は、１０００〜１１５０℃での高温熱処理により行うこ
とができる。この高温熱処理は、シリコンウェーハ表面
から酸素をアウトディフュージョンし、該ウェーハ表面
にＤＺを例えば２０〜５０μｍの厚さに形成するもので
ある。
【００１２】また、張り合わせ半導体基板の研磨、研削
は、例えば高精度平面研削機（ＰＧ：ｐｒｅｃｉｓｉｏ
ｎ ｇｒｉｎｄｅｒ）により行う。または、この他の方
法、例えばエッチング等を利用してＤＺを露出させるよ
うにしてもよい。
は、例えば高精度平面研削機（ＰＧ：ｐｒｅｃｉｓｉｏ
ｎ ｇｒｉｎｄｅｒ）により行う。または、この他の方
法、例えばエッチング等を利用してＤＺを露出させるよ
うにしてもよい。
【００１３】
【実施例】以下、この発明の実施例を図面に基づいて説
明する。図１は一実施例に係る張り合わせ半導体基板の
製造方法を示している。この図の（Ｂ）に示すように、
まず、鏡面研磨した基盤ウェーハＢ、および、同じく鏡
面研磨したこれに張り合わせられる活性層ウェーハＡを
準備する。ここで、活性層ウェーハＡにはＤＺが形成さ
れている。そして、所定の洗浄を施した後、これらのウ
ェーハＡ，Ｂを重ね合わせ、室温下所定条件にて張り合
わせる。この場合、活性層ウェーハＡのＤＺは基盤ウェ
ーハＢの表面に重ね合わされて張り合わせられる。
明する。図１は一実施例に係る張り合わせ半導体基板の
製造方法を示している。この図の（Ｂ）に示すように、
まず、鏡面研磨した基盤ウェーハＢ、および、同じく鏡
面研磨したこれに張り合わせられる活性層ウェーハＡを
準備する。ここで、活性層ウェーハＡにはＤＺが形成さ
れている。そして、所定の洗浄を施した後、これらのウ
ェーハＡ，Ｂを重ね合わせ、室温下所定条件にて張り合
わせる。この場合、活性層ウェーハＡのＤＺは基盤ウェ
ーハＢの表面に重ね合わされて張り合わせられる。
【００１４】そして、張り合わせ後の所定の熱処理を行
う。すなわち、熱処理前の重ね合わせ段階での張り合わ
せが正常である場合は、張り合わせ後のウェーハＣには
例えば１２００℃，２時間，酸素雰囲気での熱処理（ア
ニール）が施される。さらに、超音波探傷法によるボイ
ド等の欠陥検査を行う。そして、良品は次工程で研削、
研磨等が施され、さらに、デバイス工程に供される。例
えばＡウェーハ部分の平面研削による薄膜化およびポリ
シングによる薄膜化が施される。なお、図１にあって従
来の張り合わせを（Ａ）として示している。
う。すなわち、熱処理前の重ね合わせ段階での張り合わ
せが正常である場合は、張り合わせ後のウェーハＣには
例えば１２００℃，２時間，酸素雰囲気での熱処理（ア
ニール）が施される。さらに、超音波探傷法によるボイ
ド等の欠陥検査を行う。そして、良品は次工程で研削、
研磨等が施され、さらに、デバイス工程に供される。例
えばＡウェーハ部分の平面研削による薄膜化およびポリ
シングによる薄膜化が施される。なお、図１にあって従
来の張り合わせを（Ａ）として示している。
【００１５】以下に、ＤＺの形成条件の一例を示す。す
なわち、以下に示す三段熱処理によりＤＺを形成する。
Ｔ℃、ｔ時間、熱処理雰囲気は窒素あるいは酸素；
５５０℃、６時間；１０００℃、１６時間の熱処理を
連続して行う。次表は、このようにして形成されたＤＺ
幅の熱処理条件に対する依存性を示している。
なわち、以下に示す三段熱処理によりＤＺを形成する。
Ｔ℃、ｔ時間、熱処理雰囲気は窒素あるいは酸素；
５５０℃、６時間；１０００℃、１６時間の熱処理を
連続して行う。次表は、このようにして形成されたＤＺ
幅の熱処理条件に対する依存性を示している。
【００１６】
【００１７】また、図２には、１１００℃、２時間、張
り合わせ熱処理後の活性層の酸素濃度のプロファイルを
示している。この場合の活性層の酸素濃度は、約１×１
０17ａｔｏｍｓ／ｃｃである。
り合わせ熱処理後の活性層の酸素濃度のプロファイルを
示している。この場合の活性層の酸素濃度は、約１×１
０17ａｔｏｍｓ／ｃｃである。
【００１８】
【発明の効果】この発明によれば、活性層に欠陥のない
高品質の張り合わせ半導体基板を得ることができる。ま
た、張り合わせに使用する半導体基板の酸素濃度は不問
とされるため、低コストでの張り合わせ半導体基板を得
ることができる。また、ドーパントの拡散条件をコント
ロールすることにより、ＤＺを形成することができるた
め、ＤＺ形成熱処理を省略することもできる。
高品質の張り合わせ半導体基板を得ることができる。ま
た、張り合わせに使用する半導体基板の酸素濃度は不問
とされるため、低コストでの張り合わせ半導体基板を得
ることができる。また、ドーパントの拡散条件をコント
ロールすることにより、ＤＺを形成することができるた
め、ＤＺ形成熱処理を省略することもできる。
【図１】この発明の一実施例に係る張り合わせ半導体基
板の製造方法を説明するための工程図である。
板の製造方法を説明するための工程図である。
【図２】この発明の一実施例に係る張り合わせ半導体基
板の製造方法を説明するためのＤＺの酸素濃度のグラフ
である。
板の製造方法を説明するためのＤＺの酸素濃度のグラフ
である。
Claims (3)
- 【請求項１】 表面にＤＺ（無欠陥層）を有する張り合
わせ半導体基板。 - 【請求項２】 ２枚の半導体基板の主面同士を重ね合わ
せて１枚の張り合わせ半導体基板を製造する張り合わせ
半導体基板の製造方法において、 少なくとも一方の半導体基板の主面にＤＺを形成した
後、主面同士を重ね合わせ、 さらに、熱処理後、上記ＤＺを露出させる張り合わせ半
導体基板の製造方法。 - 【請求項３】 上記ＤＺは、１２００℃以上の高温にお
ける半導体基板の熱処理により形成する請求項２に記載
の張り合わせ半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6276004A JPH08115861A (ja) | 1994-10-13 | 1994-10-13 | 張り合わせ半導体基板およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6276004A JPH08115861A (ja) | 1994-10-13 | 1994-10-13 | 張り合わせ半導体基板およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08115861A true JPH08115861A (ja) | 1996-05-07 |
Family
ID=17563443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6276004A Pending JPH08115861A (ja) | 1994-10-13 | 1994-10-13 | 張り合わせ半導体基板およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08115861A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6323109B1 (en) | 1997-11-10 | 2001-11-27 | Nec Corporation | Laminated SOI substrate and producing method thereof |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04180628A (ja) * | 1990-11-15 | 1992-06-26 | Nec Yamagata Ltd | 半導体ウェーハ |
| JPH05144824A (ja) * | 1991-11-18 | 1993-06-11 | Mitsubishi Materials Shilicon Corp | 半導体基板 |
| JPH05259013A (ja) * | 1992-03-11 | 1993-10-08 | Nec Yamagata Ltd | 半導体シリコンウェーハ |
-
1994
- 1994-10-13 JP JP6276004A patent/JPH08115861A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04180628A (ja) * | 1990-11-15 | 1992-06-26 | Nec Yamagata Ltd | 半導体ウェーハ |
| JPH05144824A (ja) * | 1991-11-18 | 1993-06-11 | Mitsubishi Materials Shilicon Corp | 半導体基板 |
| JPH05259013A (ja) * | 1992-03-11 | 1993-10-08 | Nec Yamagata Ltd | 半導体シリコンウェーハ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6323109B1 (en) | 1997-11-10 | 2001-11-27 | Nec Corporation | Laminated SOI substrate and producing method thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010821 |