JPH08107629A - 集積回路を電流過負荷から保護するための過負荷保護装置および方法 - Google Patents

Abstract

(57)【要約】 【目的】 多重独立チャネルのオン時間とオフ時間を独
立して制御することができる集積回路のための過負荷保
護装置を提供する。 【構成】 この過負荷保護装置（非散逸性装置）は、集
積スイッチを間に接続した出力端子と入力端子を有し、
この集積スイッチは、入力部分、２つの入力を有する論
理ゲート、制御部分、出力部分からなり、これらは互い
に直列に接続されている。この装置は、さらに集積スイ
ッチのオン時間とオフ時間を発生する発生回路を備え、
この発生回路は出力部分の出力と論理ゲートの入力間に
接続されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、電流過負荷に対して
多重独立のチャネルを持っている集積回路を保護するた
めの非散逸性デバイスに関連する。特にこの発明は、多
重独立のチャネルを有する集積回路の電流過負荷保護た
めの、非散逸性デバイスに関し、入力端子と、出力端子
と、これらの間に接続された集積スイッチを備え、この
集積スイッチは、第１（または入力）部分、２つの入力
論理ゲート、第２（または制御）部分、そして第３（ま
たは出力）部分が互いに直列に接続されている。この発
明は、さらに短絡状態下で集積スイッチをオン、オフす
るタイミングを作るための方法に関し、このスイッチ
は、カウンタブロックとストレージ要素を有し、多重チ
ャネルを有する集積回路に接続されている。

【０００２】

【従来の技術】周知のように、産業プロセス制御装置の
分野においては、２０ボルトを越える電圧供給が行われ
る制御チャネルやラインがよく使用される。ほとんどの
アクチュエータ、例えばリレー、電磁弁、表示ランプ、
加熱器等が、グラウンドに対する制御ラインより駆動さ
れる。集積型のスイッチ、いわゆる、ＩＰＳ（インテリ
ジェント・パワースイッチ）が、このようなアクチュエ
ータを駆動するために特に役立つ。ＩＰＳは、実際、高
電圧（６０ボルト程度）で操作されるようなＢｉＣｍｏ
ｓ／Ｄｍｏｓ技術を使用して、実施され得る。さらに、
ＢｉＣｍｏｓ／Ｄｍｏｓ技術において実施されるＩＰＳ
はアクチュエータの電力に比較して無視し得る飽和出力
を示す。

【０００３】集積スイッチに使用される普通のトポロジ
ーは、高圧側ドライバ（ＨｉｇｈＳｉｄｅ Ｄｒｉｖｅ
ｒ）として知られ、図１に示される。図１はＢｉＣｍｏ
ｓ／Ｄｍｏｓ技術において実行された集積スイッチの一
般的なＩＰＳタイプを示している。スイッチ１は、入力
端子ＩＮと出力端子ＯＵＴを有する。これらの端子の第
１（または入力）部分２、第２（または制御）部分３、
そして第３（または出力）部分４が直列に接続されてい
る。第１（または入力）部分２は、基本的に端子ＩＮで
ある第１入力端子Ｉ１と、電圧基準Ｖｂｇに接続された
第２入力端子Ｉ２を有する。第２（または制御）部分３
は、入力コンパレータ５の出力に接続され、電源電圧極
Ｖｃｐに接続されたドライバ回路６を有する。第３（ま
たは出力）部分４は、ＤＭＯＳトランジスタ７、即ち、
電界効果トランジスタ、またはｎチャネルＭＯＳを有す
る。

【０００４】このＤＭＯＳトランジスタ７は、後者がツ
ェナーダイオードとされた二つの直列ダイオードを介し
て、互いに接続されたドレインＤ１とゲートＧ１を有す
る。さらに、ドレイン端子Ｄ１は、電源電圧極Ｖｓに接
続され、一方、ソース端子Ｓ１は出力端子ＯＵＴに接続
されている。

【０００５】高圧側ドライバは次のように動作する。入
力ＩＮでの電圧が電圧Ｖｂｇより低くなると、ＤＭＯＳ
トランジスタ７はオフとなる。即ち、非導通状態とな
る。そして、出力ＯＵＴはハイインピーダンスとなる。
この状態下で、集積スイッチ１は開放となる。入力ＩＮ
での電圧が電圧Ｖｂｇより高くなると、ＤＭＯＳトラン
ジスタ７はオンする。すなわち、導通領域において、出
力ＯＵＴと電源電圧極Ｖｓの間を電気的に接続する。こ
の出力ＯＵＴはＤＭＯＳトランジスタ７のソース端子Ｓ
１とドレイン端子Ｄ１の間の抵抗Ｒｄｓｏｎと等しい非
常に低い抵抗を有する。この状態において集積スイッチ
は閉じられる。

【０００６】もし、閉じられた状態において、集積スイ
ッチ１の出力ＯＵＴがグラウンドに接続されていれば短
絡を生じ、電流は、小さなインピーダンスＲｄｓｏｎと
スイッチ１の負荷のみによる制限を受け、ＤＭＯＳトラ
ンジスタ７を通る電流は極めて大きくなる。大きな電流
値は、組み立てワイヤの破損、スイッチ１の故障をもた
らす。したがって、集積スイッチ１の短絡電流は低く抑
えられなければならない。従来よりこれを解決するため
の一つの技術は、低い値に制御された電流で、この短絡
電流を維持することである。ＤＭＯＳ７は、集積回路
が、スイッチのための温度保護のトリガであるスレッシ
ョルド値Ｔｓの温度になるまでは、短絡しても制御され
た低い値に電流を維持する。Ｔｓを越えるとＤＭＯＳト
ランジスタ７をオフする。

【０００７】実際、この先行技術は、集積スイッチが持
続する短絡状態を有し、温度保護領域に含まれたり、含
まれなかったりする。このため、スレッショルド温度Ｔ
ｓ（通常１７０度程度）に対し、過熱と冷却を繰り返す
こととなり、その信頼性が長い期間に悪化するという欠
点を有する。

【０００８】この問題を解決するため、先行技術は、非
散逸性保護装置の使用を提案してきた。この装置は、集
積スイッチが温度Ｔｒに上昇する適当な時間間隔Ｔｏｎ
の間、制御電流を流す短絡状態を有し、第２の所定時間
間隔Ｔｏｆｆの間、ＤＭＯＳトランジスタ７をオフす
る。そして、必要に応じて、スイッチが短絡状態を脱出
するまで、この動作を繰り返す。このようにして、集積
スイッチの温度は常にスレッショルド温度値Ｔｓより低
くなる。

【０００９】添付された図２は、時間に対する温度のパ
ターンをグラフに示したものである。このグラフは、保
護装置における集積スイッチの最大温度Ｔｒが、温度保
護による断温度Ｔｓに比べはるかに低い温度で許容され
ていることを示している。この保護手段は、温度保護の
みによるよりもより信頼性のあるものとなる。時間間隔
Ｔｏｎの持続は容量性、フィラメントランプの負荷にと
って致命的である。実際、このような負荷は、非常に低
いターンオン抵抗を有し、保護装置においては短絡負荷
として見なされる。したがって、この時間間隔Ｔｏｎの
間、負荷容量はチャージされるようになる。

【００１０】上述した保護型の先行技術における回路構
成は、図３に示されている。これは図１の装置の改良に
関するものである。コンパレータ５の出力Ｏ１は、２つ
の入力Ｉ３，Ｉ４と出力Ｏ２を有するＡＮＤ型の論理ゲ
ートＰＬ１によって、ドライバ回路６の入力に接続され
ている。さらに、ＤＭＯＳトランジスタ７のドレイン端
子Ｄ１は抵抗Ｒｓを介して、基準電源電圧Ｖｓに接続さ
れている。

【００１１】演算増幅器９の２つの入力端子は抵抗Ｒｓ
を介して接続されている。この演算増幅器９は、ドライ
バ回路６にフィードバック接続された第１出力端子Ｏ３
と、２つの直列遅延ブロック１０、１１に接続される第
２出力端子Ｏ４を有する。遅延ブロック１０、１１は、
同じ基準電圧Ｖｒと、それぞれコンデンサＣ１，Ｃ２に
接続されている。第２遅延ブロック１１は、論理ゲート
ＰＬ１の第２入力Ｉ４に接続されている。

【００１２】図３の回路構成において、負荷を流れる電
流は、抵抗Ｒｓを流れ、電圧Ｖｒｓ＝Ｒｓ・Ｉｃｃとし
て、演算増幅器９の入力端子において検出される。負荷
電流がＤＭＯＳトランジスタ７により規定されている最
大電流を越えると、ドライバ回路６に対する演算増幅器
９の負帰還により形成される制御ループにより抵抗Ｒｓ
の電圧Ｖｒｓが増加する。

【００１３】こうして、ドライバ回路６は、ＤＭＯＳト
ランジスタ７を流れる電流を設計値内に維持する。同時
に、演算増幅器９からの出力Ｏ４は、第１遅延ブロック
１０を動作させる。この時間遅れＴｏｎはコンデンサＣ
１の電荷蓄積と基準電圧Ｖｒによって設定される。その
時間間隔Ｔｏｎの後、コンデンサＣ１の電圧ＶＣ１は、
基準電圧値Ｖｒより高くなり、第１遅延ブロック１０の
出力Ｏ５は論理ハイ（１）となり、コンデンサＣ２を放
電させ、第２遅延ブロック１１の出力Ｏ６をゼロとす
る。第２遅延ブロック１１の出力Ｏ６の論理ロー（０）
状態は、また、論理ゲートＰＬ１の出力Ｏ２を低下さ
せ、ドライバ回路６をオフとする。

【００１４】この時点で、負荷を流れる電流はゼロとな
り、また、Ｒｓを流れる電流もゼロとなる。そして制御
ループ１２は非動作状態となる。演算増幅器９の出力Ｏ
４は、論理ローとなり、コンデンサＣ１を放電させ、第
１遅延ブロック１０の出力Ｏ５をゼロとする。

【００１５】第１遅延ブロック１０の出力Ｏ５における
信号の変化は、コンデンサＣ２を電圧ＶＣ２に充電させ
る。この時間間隔ＴｏｆｆはコンデンサＣ２の電荷蓄積
とスレッショルド基準電圧Ｖｒにより設定される。この
時間間隔Ｔｏｆｆの後、コンデンサＣ２の電圧ＶＣ２
は、基準電圧Ｖｒより高くなり、第２遅延ブロック１１
の出力Ｏ６の値が論理ハイに再記憶される。そして、Ｄ
ＭＯＳトランジスタ７の制御が、第１入力回路部分２の
コンパレータ５に返される。

【００１６】もし、異常な動作状態が続いた場合は、全
体の動作が集積スイッチ１をオンする要求のもとに繰り
返される。

【００１７】

【発明が解決しようとする課題】この従来技術の回路
は、多重制御チャネルを有する保護集積回路が使用され
るとき、多重制御チャネルが短絡され、または異なる容
量負荷を駆動することになるという欠点を有する。この
解決方法を多重制御チャネルＩＣに適用する場合には、
欠点のない２つの異なる解法を採用することができる。

【００１８】第１の解法は、２つのコンデンサＣ１，Ｃ
２の組が集積回路のすべてのチャネルに使用されること
ができるということである。この解法における明らかな
欠点は、チャネル時間ＴｏｎとＴｏｆｆが短絡される第
１チャネルに依存されるということである。

【００１９】第２の解法は、それぞれ区別されるコンデ
ンサＣ１，Ｃ２の組が集積回路の各チャネルに使用され
ることができるということである。この解法の欠点は、
多重集積コンデンサによって占められる領域が過度に増
加し、または、外部コンデンサが使用される場合は、各
チャネルにおける２つの端子接触が必要になるというこ
とである。

【００２０】この発明は、従来技術の欠点を克服する多
重独立チャネルを有する集積回路のための過負荷保護装
置を提供することを目的とする。

【００２１】

【課題を解決するための手段】この発明は、一つのコン
デンサを用い、集積回路のすべてのチャネルによって共
有される共通のタイムベースを生成する。そしてＥＰＲ
ＯＭまたはＥＥＰＲＯＭタイプのメモリを使うことによ
り、各チャネルのための時間間隔ＴｏｎとＴｏｆｆの独
立性を達成する。

【００２２】この発明によれば、少くとも１個のチャネ
ルを有する集積回路は、どのチャネルでも電流過負荷か
ら保護される。チャネルにおける短絡検出に際しては、
短絡チャネルが、それぞれＴｏｎとＴｏｆｆによって定
義された周期によって、周期的に駆動される。この各チ
ャネルのＴｏｎとＴｏｆｆはそれぞれのカウンタと、一
つのコンデンサによって発生される共通の時間ベースに
よって定義される周波数を有する発振器とによって生ぜ
られる。各チャネルのＴｏｎとＴｏｆｆはメモリに記憶
され、カウンタのスタートカウント値として使用され
る。この発明に従う装置と方法の特徴と利点は、図面と
共に、以下の詳細な実施例から明らかとなる。

【００２３】

【実施例】

実施例１．図を参照して、１３は、この発明に従う普通
の非散逸性、過負荷保護装置を示す。過負荷保護装置
（以下単に装置という）１３は、集積回路を保護する目
的を有し、従来のものとは異なる。装置１３は、入力端
子ＩＮと出力端子ＯＵＴを有する。既知のタイプの集積
スイッチ１は、これら端子の間に接続されている。集積
スイッチ１は、コンパレータ５、ドライバ回路６を含む
制御機能を有する第２回路部分３を含む第１または入力
部分２と、ＤＭＯＳトランジスタと直列ダイオード８を
含む第３または出力部分４を備える。

【００２４】コンパレータ５とドライバ回路６の間に
は、２つの入力端子Ｉ３，Ｉ４と一つの出力端子Ｏ２を
有するＡＮＤ型の第１論理ゲートＰＬ１が接続されてい
る。ＤＭＯＳトランジスタ７は演算増幅器９の２つの入
力端子Ｉ５，Ｉ６に接続される抵抗Ｒｓを通して電源電
圧Ｖｓに接続されたドレインＤ１を有する。

【００２５】演算増幅器９は、フィードバックループ１
２のドライバ回路６に接続された第１出力Ｏ３を有す
る。

【００２６】この発明にしたがって、演算増幅器９の第
２出力Ｏ４と第１論理ＡＮＤゲートＰＬ１の第２入力Ｉ
４との間には、集積スイッチ１のオン時間Ｔｏｎとオフ
時間Ｔｏｆｆを発生するための回路Ａが接続されてい
る。特に、演算増幅器９の第２出力Ｏ４は、２つの入力
Ｉ７，Ｉ８と１つの出力Ｏ７を有する第２論理ＡＮＤゲ
ートＰＬ２の第１入力Ｉ７に接続されている。

【００２７】論理ＡＮＤゲートＰＬ２の第２入力Ｉ８
は、フリーランニングタイプの発振器１４に接続され、
発振器はコンデンサＣ１を介してグラウンドに接続され
ている。

【００２８】論理ＡＮＤゲートＰＬ２の出力Ｏ７は、第
１論理ＡＮＤゲートＰＬ１の入力Ｉ４とストレージブロ
ック（メモリ）１６に接続されたカウンタブロック１５
の入力に接続されている。メモリ１６はカウンタブロッ
ク１５にオン時間とオフ時間Ｔｏｎ、Ｔｏｆｆの値を供
給する。

【００２９】このような装置１３は、ＢＣＤ（Ｂｉｐｏ
ｌａｒ ＣＭＯＳ ＤＭＯＳ）技術を用いて実行され
る。このＢＣＤ技術は、同じ集積回路にメモリセル、信
号要素、電源要素の集積を許容する。

【００３０】この装置によって提供される保護は、この
装置が適用される集積回路の全てのチャネルに使用され
る共通の時間ベースを発生することに基礎を置く。この
目的のため、装置１３は、フリーランニング発振器１４
を使用する。この発振器周波数Ｆｏｓｃは、コンデンサ
Ｃ１の容量値に反比例する。例えば、発振器周波数は次
のように得られる。

【００３１】 Ｆｏｓｃ＝Ｋ／Ｃ１ （１）

【００３２】これによる時間ベースは、この発明におい
て、時間ＴｏｎとＴｏｆｆをカウントするカウンタブロ
ック１５のためのクロック信号として使用される。この
カウンタブロック１５によりカウントされるクロックパ
ルス数はストレージブロック１６によって制御される。

【００３３】特に、時間間隔ＴｏｎとＴｏｆｆはカウン
トスタート値の適当な選択により得られる。このスター
ト値は制御されるべき各チャネルにより異なる。この発
明において、各チャネルにおけるこのようなスタート値
はストレージブロック１６に保管されている。

【００３４】この発明に従う装置の動作は、以下に述べ
られる。装置１３の出力ＯＵＴがグラウンドに接続され
ているとき、演算増幅器９の出力Ｏ４での信号は、演算
増幅器とドライバ回路６との間の制御ループ１２によっ
て発生されるように、論理ロー（論理０）から論理ハイ
（論理１）に移る。論理ＡＮＤゲートＰＬ２を通して、
この信号は、オン時間Ｔｏｎ、オフ時間Ｔｏｆｆに対し
て、発振器１４によってセットされたタイムベースを有
するカウンタブロック１５でのカウントをトリガする。

【００３５】このカウントのスタート時において、カウ
ンタブロック１５の初期状態は、関係するチャネルのた
めのストレージブロック１６からロードされる。こうし
て、カウンタブロック内に、適当なオン時間間隔Ｔｏｎ
を発生するビットパターンがロードされる。このカウン
トは、時間間隔Ｔｏｎの間において、１の論理値が立つ
ビットパターンに従って行われる。このカウントの開始
段階において、ＤＭＯＳトランジスタ７を流れる電流
は、制御された低い値にセットされる。

【００３６】もし、カウントの間に、出力ＯＵＴでの短
絡状態が終了した場合は、カウンタブロック１５はクラ
ンプされ、そして装置１３全体がその正常動作に復帰す
る。時間間隔Ｔｏｎの終りに、ドライバ回路６は、入力
ＩＮでの制御信号に関係なくＤＭＯＳトランジスタ７を
オフする。そして、オフ時間Ｔｏｆｆのカウント開始値
がストレージブロック１６よりロードされる。この時点
において、第２カウントステージは、ＤＭＯＳトランジ
スタ７がオフされる時間間隔Ｔｏｆｆのために、動作を
開始する。

【００３７】この第２カウントステージの動作終了時
に、ドライバ回路６の制御は入力回路部分２に戻され、
装置１３は、上述した動作のシーケンスを再初期化して
再度短絡が生じた場合に信号出力を行う準備をする。

【００３８】図５は、全てのチャネルによって共用され
るカウンタブロック１５とストレージブロック（メモ
リ）１６の要素をより詳細に示す。演算増幅器９は、発
振器１４とカウンタブロック１５に接続される第１論理
ブロック１９に接続されている。カウンタブロック１５
は、カウンタ２０とマルチプレクサ・サブブロック２１
を含み、オン時間間隔Ｔｏｎをカウントするためのスタ
ート値を含んで構成された第１メモリ２２とオフ時間間
隔Ｔｏｆｆをカウントするためのスタート値を含む第２
メモリ２３を備えたストレージブロック１６に接続され
ている。

【００３９】この発明に従う装置１３の好ましい実施例
において、メモリ２２とメモリ２３はＥＥＰＲＯＭであ
る。カウンタブロック１５において、カウント要素（フ
リップフロップ）の数を示すためＮを使用すると、最も
長い可能なオン時間とオフ時間、ＴｏｎとＴｏｆｆは次
のように、発振器１４の発振周波数によって決定され
る。

【００４０】 Ｔ（ｏｎ，ｏｆｆ）＝２^N／Ｆｏｓｃ （２）

【００４１】メモリ２２とメモリ２３はそれぞれバス１
７と１８によって、マルチプレクサ・サブブロック２１
に接続されている。

【００４２】図５の回路は次のように動作する。第１論
理ブロック１９は、図４に示された装置１３のブロック
Ａを動作させるために要求される全てのステップを達成
する。例えば、この論理ブロック１９は、ＥＥＰＲＯＭ
メモリ２２、２３からカウンタブロック１５へのデータ
のロードなど、カウンタ２０のスタート状態の記憶を制
御する。

【００４３】このマルチプレクサ・サブブロック２１
は、カウンタ２０へ連絡するバス１７、１８に出力され
るオン時間とオフ時間、Ｔｏｎ、Ｔｏｎに関する値の一
つを選択するよう機能する。この発明によれば、カウン
タブロック１５からの出力ＯＵＴ１は、代わりに集積回
路の外部診断信号として使用され得る。

【００４４】ストレージブロック１６内にどのようにデ
ータを蓄えるかについての問題については、以下に述べ
られる。メモリ２２、２３がこの発明の上述した実施例
のように、ＥＥＰＲＯＭタイプであるとき、図６に示さ
れる初期化回路Ｂはデータ記憶のために使用され得る。
この初期化回路Ｂは、回路Ｂの外部より信号を受ける３
つの入力端子ＩＮ１，ＩＮ２，ＩＮ３を有する。

【００４５】入力端子ＩＮ１は、記憶されるデータを順
次受け取り、入力端子ＩＮ２でのクロック信号ＣＫによ
ってクロックされる。第３入力端子ＩＮ３は、ストレー
ジブロック１６をプログラムするためにブロックＢを動
作させる信号を受ける。入力端子ＩＮ１とＩＮ２はＥＥ
ＰＲＯＭメモリ２２と２３のプログラミングの間だけ使
用されるので、この発明は、これらがプログラミングに
使用されないときは、これら入力端子を他の使用に提供
することができる。

【００４６】第１入力端子ＩＮ１はカスケードシフトレ
ジスタ２６、バッファ（ストレージ）レジスタ２７、チ
ャネルデコーダ２４を通してストレージブロック１６に
接続される。第２入力端子ＩＮ２は、カウンタブロック
２５に接続され、第３入力端子ＩＮ３はカウンタブロッ
ク２５と論理ゲート対ＰＬ３，ＰＬ４に接続される。シ
フトレジスタ２６とバッファレジスタ２７は、発振器回
路１４によって発生されるクロック信号ＣＫによって、
カウンタブロック２５を通して制御される。特に、回路
Ｂは、並列に設けられ、２つの入力Ｉ９，Ｉ１０及びＩ
１１，Ｉ１２それぞれと、１つの出力Ｏ９，Ｏ１０をそ
れぞれ有する、２つの論理ＡＮＤゲートＰＬ３，ＰＬ４
を介してＥＥＰＲＯＭメモリ２２、２３に接続される。
これら論理ゲートＰＬ３，ＰＬ４の出力Ｏ９，Ｏ１０
は、それぞれＥＥＰＲＯＭメモリ２２、２３に接続され
る。一方、入力Ｉ９，Ｉ１１は、一緒にプログラムイネ
ーブル入力ＩＮ３に接続される。

【００４７】カウンタブロック２５は、シフトレジスタ
２６とバッファレジスタ２７に接続される。これらレジ
スタは互いに直列に接続され、バッファレジスタ２７は
チャネルレコーダ２４とメモリ２２、２３に接続されて
いる。カウンタブロック２５、チャネルブロック２４、
そしてバッファレジスタ２７は集積回路の全てのチャネ
ルに接続されている。

【００４８】ＥＥＰＲＯＭ２２、２３のプログラミング
の間における、図６の装置の動作を以下に説明する。入
力ＩＮ３の信号が、最初にイネーブルされ、プログラム
の間中維持される。外部から入力ＩＮ１へのシリアルデ
ータは、シフトレジスタ２６内に取り込まれる。このレ
ジスタ２６は、クロック信号ＣＫによってカウンタブロ
ック２５を通してクロックされる。

【００４９】入力ＩＮ１でのデータパターンは以下の通
りである。 １．Ｔｏｎの値（Ｎ１ビットの手段により記述される） ２．Ｔｏｆｆの値（Ｎ１ビットの手段により記述され
る） ３．チャネル数（Ｎ２ビットの手段により記述され
る）。

【００５０】カウンタブロック２５は（２×Ｎ１＋Ｎ
２）のクロックパルスをカウントする。その後、バッフ
ァレジスタ２７は、シフトレジスタ２６からデコードさ
れるべきデータパターンを受け、シフトレジスタ２６は
さらに新しいデータを要求できる。チャネルデコーダ２
４は、Ｔｏｎ、Ｔｏｆｆの値が書き込まれるチャネルを
選択する。上述した手続きは、全てのＥＥＰＲＯＭメモ
リがプログラムされるまで、繰り返される。

【００５１】この発明に従えば、過負荷保護装置１３
は、実施例の代わりに、固定されたオン時間Ｔｏｎを維
持し、オフ時間Ｔｏｆｆのみをプログラムすることによ
り、または、その逆により簡素化することもできる。さ
らに、プログラムが一度だけでも実行された場合は、Ｅ
ＰＲＯＭタイプのメモリが使用され得る。また、時間が
固定された場合は、ストレージブロック１６とプログラ
ミングブロック（初期化回路）Ｂは、全く省略され得
る。

【００５２】図７は、正常状態、及び短絡状態におけ
る、ＤＭＯＳトランジスタ７を流れる電流と、端子ＯＵ
Ｔ１の電圧のパターンを示している。こうして、この発
明の装置１３は、集積回路の全てのチャネルで共用され
る共通時間ベースを発生する一つのコンデンサＣ１を使
用する。さらに、各チャネルは、その他のチャネルから
独立している。どんなチャネルで電流過負荷状態が発生
しても、保護手続きはそのチャネルのためのみに開始さ
れ、他のチャネルの動作は影響を受けない。オン時間Ｔ
ｏｎとオフ時間Ｔｏｆｆは各チャネルの付加要求に合う
ように独立して選択され得る。

【００５３】最後に、時間間隔ＴｏｎとＴｏｆｆを発生
するためのデジタル実施が、コンデンサを介した従来の
電圧ストレージの実施に比べ、ノイズを免除することに
おいて優れる。後者の効果は、これらの集積回路がノイ
ズの多い産業環境下で使用される場合に重要である。擬
似信号、電圧、または電流スパイク、または電磁気妨害
の発生は、記述されたビットの値を変化させるより、コ
ンデンサに蓄えられた電荷を変化させるであろう。

【００５４】この発明の少なくとも一つの示された実施
例に述べられたように、種々の変更、修正、改良が当業
者において成されるであろう。このような変更、修正、
及び改良は、この発明の精神と範囲内のものとして意図
される。従って、上述したことは、例としてのみ示した
もので、限定の意味で示したものではない。この発明は
特許請求の範囲で明らかにされたことによってのみ限定
される。

【図面の簡単な説明】

【図１】 集積スイッチを示す図である。

【図２】 図１のスイッチのための温度時間特性のプロ
ットである。

【図３】 過負荷保護装置を示す図である。

【図４】 この発明に従う過負荷保護装置の実施例を示
す図である。

【図５】 図４の回路の一部をより詳細に示す図であ
る。

【図６】 図５に示した部分におけるデータ記憶装置を
示す図である。

【図７】 図４の回路における電流と電圧パターンを示
す図である。

【符号の説明】

１ 集積スイッチ、２ 第１（入力）部分、３ 第２
（制御）部分、４ 第３（出力）部分、５ コンパレー
タ、６ ドライバ回路、７ ＤＭＯＳトランジスタ、８
ダイオード、９ 演算増幅器、１０、１１ 遅延ブロ
ック、１２ 制御ループ、１３ 過負荷保護装置（非散
逸性装置） １４ 発振器、１５ カウンタブロック、
１６ ストレージブロック（メモリ）、１９ 第１論理
ブロック、２０ カウンタ、２１ マルチプレクサ・サ
ブブロック、２２ 第１メモリ、２３ 第２メモリ、２
４ チャネルデコーダ、２５ カウンタブロック、２６
カスケードシフトレジスタ、２７ バッファ（ストレ
ージ）レジスタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 グレゴリオ・ボンテンポ イタリア国、98051 バルチェッローナ、 ヴィア・カイローリ 119／ビ２ (72)発明者 フランチェスコ・プルヴィレンティ イタリア国、95024 アチレアレ、コル ソ・イタリア 125 (72)発明者 パオロ・コレッティ イタリア国、98100 メッシナ、ヴィア・ ランツェッタ、イエッセ439／エ (72)発明者 ロベルト・ガリボルディ イタリア国、20084 ラッキアレッラ、ヴ ィア・エッフェ・バラッカ ６／３

Claims (18)

【特許請求の範囲】
1. 【請求項１】 入力端子、出力端子、そしてこれらの間に
   接続された集積スイッチを有し、過負荷に対しての複数
   の独立チャネルを有する集積回路を保護するための過負
   荷保護装置であって、 上記集積回路が、互いに直列に接続された、入力部分、
   二つの入力を有する第１ロジックゲート、制御部分、出
   力部分を有するものにおいて、 上記集積スイッチのオン、オフ時間を発生するための発
   生回路を備え、この発生回路が、上記第１ロジックゲー
   トの入力端子と上記出力部分の出力の間に接続されるこ
   とを特徴とする過負荷保護装置。
2. 【請求項２】 請求項１の過負荷保護装置において、上
   記発生回路は第２ロジックゲートを介して、上記第１ロ
   ジックゲートの入力に順に接続されるカウンタブロック
   へ接続される発振器を備える過負荷保護装置。
3. 【請求項３】 請求項２の過負荷保護装置において、上
   記発信器は、コンデンサを介してグラウンド電圧に接続
   され、上記発振器は、上記コンデンサの容量に反比例す
   る周波数を有するクロック信号を供給する過負荷保護装
   置。
4. 【請求項４】 請求項２の過負荷保護装置において、上
   記第２ロジックゲートは上記出力部分の上記出力に接続
   される入力端子を有する過負荷保護装置。
5. 【請求項５】 請求項４の過負荷保護装置において、上
   記カウンタブロックはストレージブロックにバスで接続
   される過負荷保護装置。
6. 【請求項６】 請求項２の過負荷保護装置において、上
   記出力部分は、演算増幅器を備え、上記発生回路は上記
   演算増幅器、上記発振器、上記カウンタブロックに接続
   されるロジックブロックをさらに備える過負荷保護装
   置。
7. 【請求項７】 請求項６の過負荷保護装置において、上
   記カウンタブロックはカウンタとマルチプレクサを備え
   る過負荷保護装置。
8. 【請求項８】 請求項５の過負荷保護装置において、上
   記ストレージブロックはＥＥＰＲＯＭである過負荷保護
   装置。
9. 【請求項９】 請求項８の過負荷保護装置において、上
   記ＥＥＰＲＯＭは上記オン時間を記憶するための第１ス
   トレージ部分と、上記オフ時間を記憶するための第２ス
   トレージ部分を備える過負荷保護装置。
10. 【請求項１０】 請求項５の過負荷保護装置において、
    上記ストレージブロックに接続される初期化回路をさら
    に備える過負荷保護装置。
11. 【請求項１１】 請求項１０の過負荷保護装置におい
    て、上記初期化回路は、上記オン時間とオフ時間に関す
    るデータを入力するため、上記ストレージブロックにシ
    フトレジスタ、バッファストレージレジスタ、チャネル
    デコーダブロックを介して接続される第１入力、上記発
    振器より供給されるクロック信号を受ける第２入力、初
    期化イネーブル信号を受ける第３入力を有し、上記第２
    入力と上記第３入力はカウンタと上記バッファストレー
    ジレジスタを介して上記ストレージブロックに接続され
    ている過負荷保護装置。
12. 【請求項１２】 請求項１１の過負荷保護装置におい
    て、上記シフトレジスタとバッファストレージレジスタ
    は上記カウンタを介して上記第３入力に接続されている
    過負荷保護装置。
13. 【請求項１３】 請求項１２の過負荷保護装置におい
    て、上記チャネルデコーダブロックは、上記バッファス
    トレージレジスタと、それぞれ二つの入力と出力を有す
    る二つの並列論理ゲートとに接続されている過負荷保護
    装置。
14. 【請求項１４】 請求項１３の過負荷保護装置におい
    て、上記二つの並列論理ゲートは、上記二つの各入力が
    一緒に上記チャネルデコーダブロックに接続される第１
    の入力と、上記二つの各入力が一緒に上記第３入力と、
    上記第１ストレージ部分と第２ストレージ部分にそれぞ
    れ接続された二つの並列論理ゲートの上記各出力とに接
    続された第２入力とを有する過負荷保護装置。
15. 【請求項１５】 多重チャネル集積回路に接続された集
    積スイッチのオン時間、オフ時間を得るための方法にお
    いて、カウンタブロックとメモリ要素を備え、上記集積
    回路の全てのチャネルによって割り当てられる共通の時
    間ベースが、上記カウンタブロックを制御するために使
    用され、上記メモリ要素に記憶された値から上記オン時
    間とオフ時間を発生する集積スイッチのオン時間、オフ
    時間を得るための方法。
16. 【請求項１６】 請求項１５の方法において、各オン時
    間と各オフ時間は、上記集積回路の各チャネルに記憶さ
    れている集積スイッチのオン時間、オフ時間を得るため
    の方法。
17. 【請求項１７】 請求項１６の方法において、上記オン
    時間は第１ストレージ部分に記憶され、上記オフ時間は
    第２ストレージ部分に記憶されている集積スイッチのオ
    ン時間、オフ時間を得るための方法。
18. 【請求項１８】 請求項１６の方法において、共通の時
    間ベースは、コンデンサを介してグラウンド電圧に接続
    され、上記コンデンサの容量に反比例する周波数を有す
    る発振器より発生される集積スイッチのオン時間、オフ
    時間を得るための方法。