JPH08107629A - 集積回路を電流過負荷から保護するための過負荷保護装置および方法 - Google Patents
集積回路を電流過負荷から保護するための過負荷保護装置および方法Info
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- JPH08107629A JPH08107629A JP7142074A JP14207495A JPH08107629A JP H08107629 A JPH08107629 A JP H08107629A JP 7142074 A JP7142074 A JP 7142074A JP 14207495 A JP14207495 A JP 14207495A JP H08107629 A JPH08107629 A JP H08107629A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/28—Modifications for introducing a time delay before switching
- H03K17/284—Modifications for introducing a time delay before switching in field effect transistor switches
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- H03—ELECTRONIC CIRCUITRY
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- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
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- Semiconductor Integrated Circuits (AREA)
- Emergency Protection Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 多重独立チャネルのオン時間とオフ時間を独
立して制御することができる集積回路のための過負荷保
護装置を提供する。 【構成】 この過負荷保護装置(非散逸性装置)は、集
積スイッチを間に接続した出力端子と入力端子を有し、
この集積スイッチは、入力部分、2つの入力を有する論
理ゲート、制御部分、出力部分からなり、これらは互い
に直列に接続されている。この装置は、さらに集積スイ
ッチのオン時間とオフ時間を発生する発生回路を備え、
この発生回路は出力部分の出力と論理ゲートの入力間に
接続されている。
立して制御することができる集積回路のための過負荷保
護装置を提供する。 【構成】 この過負荷保護装置(非散逸性装置)は、集
積スイッチを間に接続した出力端子と入力端子を有し、
この集積スイッチは、入力部分、2つの入力を有する論
理ゲート、制御部分、出力部分からなり、これらは互い
に直列に接続されている。この装置は、さらに集積スイ
ッチのオン時間とオフ時間を発生する発生回路を備え、
この発生回路は出力部分の出力と論理ゲートの入力間に
接続されている。
Description
【0001】
【産業上の利用分野】この発明は、電流過負荷に対して
多重独立のチャネルを持っている集積回路を保護するた
めの非散逸性デバイスに関連する。特にこの発明は、多
重独立のチャネルを有する集積回路の電流過負荷保護た
めの、非散逸性デバイスに関し、入力端子と、出力端子
と、これらの間に接続された集積スイッチを備え、この
集積スイッチは、第1(または入力)部分、2つの入力
論理ゲート、第2(または制御)部分、そして第3(ま
たは出力)部分が互いに直列に接続されている。この発
明は、さらに短絡状態下で集積スイッチをオン、オフす
るタイミングを作るための方法に関し、このスイッチ
は、カウンタブロックとストレージ要素を有し、多重チ
ャネルを有する集積回路に接続されている。
多重独立のチャネルを持っている集積回路を保護するた
めの非散逸性デバイスに関連する。特にこの発明は、多
重独立のチャネルを有する集積回路の電流過負荷保護た
めの、非散逸性デバイスに関し、入力端子と、出力端子
と、これらの間に接続された集積スイッチを備え、この
集積スイッチは、第1(または入力)部分、2つの入力
論理ゲート、第2(または制御)部分、そして第3(ま
たは出力)部分が互いに直列に接続されている。この発
明は、さらに短絡状態下で集積スイッチをオン、オフす
るタイミングを作るための方法に関し、このスイッチ
は、カウンタブロックとストレージ要素を有し、多重チ
ャネルを有する集積回路に接続されている。
【0002】
【従来の技術】周知のように、産業プロセス制御装置の
分野においては、20ボルトを越える電圧供給が行われ
る制御チャネルやラインがよく使用される。ほとんどの
アクチュエータ、例えばリレー、電磁弁、表示ランプ、
加熱器等が、グラウンドに対する制御ラインより駆動さ
れる。集積型のスイッチ、いわゆる、IPS(インテリ
ジェント・パワースイッチ)が、このようなアクチュエ
ータを駆動するために特に役立つ。IPSは、実際、高
電圧(60ボルト程度)で操作されるようなBiCmo
s/Dmos技術を使用して、実施され得る。さらに、
BiCmos/Dmos技術において実施されるIPS
はアクチュエータの電力に比較して無視し得る飽和出力
を示す。
分野においては、20ボルトを越える電圧供給が行われ
る制御チャネルやラインがよく使用される。ほとんどの
アクチュエータ、例えばリレー、電磁弁、表示ランプ、
加熱器等が、グラウンドに対する制御ラインより駆動さ
れる。集積型のスイッチ、いわゆる、IPS(インテリ
ジェント・パワースイッチ)が、このようなアクチュエ
ータを駆動するために特に役立つ。IPSは、実際、高
電圧(60ボルト程度)で操作されるようなBiCmo
s/Dmos技術を使用して、実施され得る。さらに、
BiCmos/Dmos技術において実施されるIPS
はアクチュエータの電力に比較して無視し得る飽和出力
を示す。
【0003】集積スイッチに使用される普通のトポロジ
ーは、高圧側ドライバ(HighSide Drive
r)として知られ、図1に示される。図1はBiCmo
s/Dmos技術において実行された集積スイッチの一
般的なIPSタイプを示している。スイッチ1は、入力
端子INと出力端子OUTを有する。これらの端子の第
1(または入力)部分2、第2(または制御)部分3、
そして第3(または出力)部分4が直列に接続されてい
る。第1(または入力)部分2は、基本的に端子INで
ある第1入力端子I1と、電圧基準Vbgに接続された
第2入力端子I2を有する。第2(または制御)部分3
は、入力コンパレータ5の出力に接続され、電源電圧極
Vcpに接続されたドライバ回路6を有する。第3(ま
たは出力)部分4は、DMOSトランジスタ7、即ち、
電界効果トランジスタ、またはnチャネルMOSを有す
る。
ーは、高圧側ドライバ(HighSide Drive
r)として知られ、図1に示される。図1はBiCmo
s/Dmos技術において実行された集積スイッチの一
般的なIPSタイプを示している。スイッチ1は、入力
端子INと出力端子OUTを有する。これらの端子の第
1(または入力)部分2、第2(または制御)部分3、
そして第3(または出力)部分4が直列に接続されてい
る。第1(または入力)部分2は、基本的に端子INで
ある第1入力端子I1と、電圧基準Vbgに接続された
第2入力端子I2を有する。第2(または制御)部分3
は、入力コンパレータ5の出力に接続され、電源電圧極
Vcpに接続されたドライバ回路6を有する。第3(ま
たは出力)部分4は、DMOSトランジスタ7、即ち、
電界効果トランジスタ、またはnチャネルMOSを有す
る。
【0004】このDMOSトランジスタ7は、後者がツ
ェナーダイオードとされた二つの直列ダイオードを介し
て、互いに接続されたドレインD1とゲートG1を有す
る。さらに、ドレイン端子D1は、電源電圧極Vsに接
続され、一方、ソース端子S1は出力端子OUTに接続
されている。
ェナーダイオードとされた二つの直列ダイオードを介し
て、互いに接続されたドレインD1とゲートG1を有す
る。さらに、ドレイン端子D1は、電源電圧極Vsに接
続され、一方、ソース端子S1は出力端子OUTに接続
されている。
【0005】高圧側ドライバは次のように動作する。入
力INでの電圧が電圧Vbgより低くなると、DMOS
トランジスタ7はオフとなる。即ち、非導通状態とな
る。そして、出力OUTはハイインピーダンスとなる。
この状態下で、集積スイッチ1は開放となる。入力IN
での電圧が電圧Vbgより高くなると、DMOSトラン
ジスタ7はオンする。すなわち、導通領域において、出
力OUTと電源電圧極Vsの間を電気的に接続する。こ
の出力OUTはDMOSトランジスタ7のソース端子S
1とドレイン端子D1の間の抵抗Rdsonと等しい非
常に低い抵抗を有する。この状態において集積スイッチ
は閉じられる。
力INでの電圧が電圧Vbgより低くなると、DMOS
トランジスタ7はオフとなる。即ち、非導通状態とな
る。そして、出力OUTはハイインピーダンスとなる。
この状態下で、集積スイッチ1は開放となる。入力IN
での電圧が電圧Vbgより高くなると、DMOSトラン
ジスタ7はオンする。すなわち、導通領域において、出
力OUTと電源電圧極Vsの間を電気的に接続する。こ
の出力OUTはDMOSトランジスタ7のソース端子S
1とドレイン端子D1の間の抵抗Rdsonと等しい非
常に低い抵抗を有する。この状態において集積スイッチ
は閉じられる。
【0006】もし、閉じられた状態において、集積スイ
ッチ1の出力OUTがグラウンドに接続されていれば短
絡を生じ、電流は、小さなインピーダンスRdsonと
スイッチ1の負荷のみによる制限を受け、DMOSトラ
ンジスタ7を通る電流は極めて大きくなる。大きな電流
値は、組み立てワイヤの破損、スイッチ1の故障をもた
らす。したがって、集積スイッチ1の短絡電流は低く抑
えられなければならない。従来よりこれを解決するため
の一つの技術は、低い値に制御された電流で、この短絡
電流を維持することである。DMOS7は、集積回路
が、スイッチのための温度保護のトリガであるスレッシ
ョルド値Tsの温度になるまでは、短絡しても制御され
た低い値に電流を維持する。Tsを越えるとDMOSト
ランジスタ7をオフする。
ッチ1の出力OUTがグラウンドに接続されていれば短
絡を生じ、電流は、小さなインピーダンスRdsonと
スイッチ1の負荷のみによる制限を受け、DMOSトラ
ンジスタ7を通る電流は極めて大きくなる。大きな電流
値は、組み立てワイヤの破損、スイッチ1の故障をもた
らす。したがって、集積スイッチ1の短絡電流は低く抑
えられなければならない。従来よりこれを解決するため
の一つの技術は、低い値に制御された電流で、この短絡
電流を維持することである。DMOS7は、集積回路
が、スイッチのための温度保護のトリガであるスレッシ
ョルド値Tsの温度になるまでは、短絡しても制御され
た低い値に電流を維持する。Tsを越えるとDMOSト
ランジスタ7をオフする。
【0007】実際、この先行技術は、集積スイッチが持
続する短絡状態を有し、温度保護領域に含まれたり、含
まれなかったりする。このため、スレッショルド温度T
s(通常170度程度)に対し、過熱と冷却を繰り返す
こととなり、その信頼性が長い期間に悪化するという欠
点を有する。
続する短絡状態を有し、温度保護領域に含まれたり、含
まれなかったりする。このため、スレッショルド温度T
s(通常170度程度)に対し、過熱と冷却を繰り返す
こととなり、その信頼性が長い期間に悪化するという欠
点を有する。
【0008】この問題を解決するため、先行技術は、非
散逸性保護装置の使用を提案してきた。この装置は、集
積スイッチが温度Trに上昇する適当な時間間隔Ton
の間、制御電流を流す短絡状態を有し、第2の所定時間
間隔Toffの間、DMOSトランジスタ7をオフす
る。そして、必要に応じて、スイッチが短絡状態を脱出
するまで、この動作を繰り返す。このようにして、集積
スイッチの温度は常にスレッショルド温度値Tsより低
くなる。
散逸性保護装置の使用を提案してきた。この装置は、集
積スイッチが温度Trに上昇する適当な時間間隔Ton
の間、制御電流を流す短絡状態を有し、第2の所定時間
間隔Toffの間、DMOSトランジスタ7をオフす
る。そして、必要に応じて、スイッチが短絡状態を脱出
するまで、この動作を繰り返す。このようにして、集積
スイッチの温度は常にスレッショルド温度値Tsより低
くなる。
【0009】添付された図2は、時間に対する温度のパ
ターンをグラフに示したものである。このグラフは、保
護装置における集積スイッチの最大温度Trが、温度保
護による断温度Tsに比べはるかに低い温度で許容され
ていることを示している。この保護手段は、温度保護の
みによるよりもより信頼性のあるものとなる。時間間隔
Tonの持続は容量性、フィラメントランプの負荷にと
って致命的である。実際、このような負荷は、非常に低
いターンオン抵抗を有し、保護装置においては短絡負荷
として見なされる。したがって、この時間間隔Tonの
間、負荷容量はチャージされるようになる。
ターンをグラフに示したものである。このグラフは、保
護装置における集積スイッチの最大温度Trが、温度保
護による断温度Tsに比べはるかに低い温度で許容され
ていることを示している。この保護手段は、温度保護の
みによるよりもより信頼性のあるものとなる。時間間隔
Tonの持続は容量性、フィラメントランプの負荷にと
って致命的である。実際、このような負荷は、非常に低
いターンオン抵抗を有し、保護装置においては短絡負荷
として見なされる。したがって、この時間間隔Tonの
間、負荷容量はチャージされるようになる。
【0010】上述した保護型の先行技術における回路構
成は、図3に示されている。これは図1の装置の改良に
関するものである。コンパレータ5の出力O1は、2つ
の入力I3,I4と出力O2を有するAND型の論理ゲ
ートPL1によって、ドライバ回路6の入力に接続され
ている。さらに、DMOSトランジスタ7のドレイン端
子D1は抵抗Rsを介して、基準電源電圧Vsに接続さ
れている。
成は、図3に示されている。これは図1の装置の改良に
関するものである。コンパレータ5の出力O1は、2つ
の入力I3,I4と出力O2を有するAND型の論理ゲ
ートPL1によって、ドライバ回路6の入力に接続され
ている。さらに、DMOSトランジスタ7のドレイン端
子D1は抵抗Rsを介して、基準電源電圧Vsに接続さ
れている。
【0011】演算増幅器9の2つの入力端子は抵抗Rs
を介して接続されている。この演算増幅器9は、ドライ
バ回路6にフィードバック接続された第1出力端子O3
と、2つの直列遅延ブロック10、11に接続される第
2出力端子O4を有する。遅延ブロック10、11は、
同じ基準電圧Vrと、それぞれコンデンサC1,C2に
接続されている。第2遅延ブロック11は、論理ゲート
PL1の第2入力I4に接続されている。
を介して接続されている。この演算増幅器9は、ドライ
バ回路6にフィードバック接続された第1出力端子O3
と、2つの直列遅延ブロック10、11に接続される第
2出力端子O4を有する。遅延ブロック10、11は、
同じ基準電圧Vrと、それぞれコンデンサC1,C2に
接続されている。第2遅延ブロック11は、論理ゲート
PL1の第2入力I4に接続されている。
【0012】図3の回路構成において、負荷を流れる電
流は、抵抗Rsを流れ、電圧Vrs=Rs・Iccとし
て、演算増幅器9の入力端子において検出される。負荷
電流がDMOSトランジスタ7により規定されている最
大電流を越えると、ドライバ回路6に対する演算増幅器
9の負帰還により形成される制御ループにより抵抗Rs
の電圧Vrsが増加する。
流は、抵抗Rsを流れ、電圧Vrs=Rs・Iccとし
て、演算増幅器9の入力端子において検出される。負荷
電流がDMOSトランジスタ7により規定されている最
大電流を越えると、ドライバ回路6に対する演算増幅器
9の負帰還により形成される制御ループにより抵抗Rs
の電圧Vrsが増加する。
【0013】こうして、ドライバ回路6は、DMOSト
ランジスタ7を流れる電流を設計値内に維持する。同時
に、演算増幅器9からの出力O4は、第1遅延ブロック
10を動作させる。この時間遅れTonはコンデンサC
1の電荷蓄積と基準電圧Vrによって設定される。その
時間間隔Tonの後、コンデンサC1の電圧VC1は、
基準電圧値Vrより高くなり、第1遅延ブロック10の
出力O5は論理ハイ(1)となり、コンデンサC2を放
電させ、第2遅延ブロック11の出力O6をゼロとす
る。第2遅延ブロック11の出力O6の論理ロー(0)
状態は、また、論理ゲートPL1の出力O2を低下さ
せ、ドライバ回路6をオフとする。
ランジスタ7を流れる電流を設計値内に維持する。同時
に、演算増幅器9からの出力O4は、第1遅延ブロック
10を動作させる。この時間遅れTonはコンデンサC
1の電荷蓄積と基準電圧Vrによって設定される。その
時間間隔Tonの後、コンデンサC1の電圧VC1は、
基準電圧値Vrより高くなり、第1遅延ブロック10の
出力O5は論理ハイ(1)となり、コンデンサC2を放
電させ、第2遅延ブロック11の出力O6をゼロとす
る。第2遅延ブロック11の出力O6の論理ロー(0)
状態は、また、論理ゲートPL1の出力O2を低下さ
せ、ドライバ回路6をオフとする。
【0014】この時点で、負荷を流れる電流はゼロとな
り、また、Rsを流れる電流もゼロとなる。そして制御
ループ12は非動作状態となる。演算増幅器9の出力O
4は、論理ローとなり、コンデンサC1を放電させ、第
1遅延ブロック10の出力O5をゼロとする。
り、また、Rsを流れる電流もゼロとなる。そして制御
ループ12は非動作状態となる。演算増幅器9の出力O
4は、論理ローとなり、コンデンサC1を放電させ、第
1遅延ブロック10の出力O5をゼロとする。
【0015】第1遅延ブロック10の出力O5における
信号の変化は、コンデンサC2を電圧VC2に充電させ
る。この時間間隔ToffはコンデンサC2の電荷蓄積
とスレッショルド基準電圧Vrにより設定される。この
時間間隔Toffの後、コンデンサC2の電圧VC2
は、基準電圧Vrより高くなり、第2遅延ブロック11
の出力O6の値が論理ハイに再記憶される。そして、D
MOSトランジスタ7の制御が、第1入力回路部分2の
コンパレータ5に返される。
信号の変化は、コンデンサC2を電圧VC2に充電させ
る。この時間間隔ToffはコンデンサC2の電荷蓄積
とスレッショルド基準電圧Vrにより設定される。この
時間間隔Toffの後、コンデンサC2の電圧VC2
は、基準電圧Vrより高くなり、第2遅延ブロック11
の出力O6の値が論理ハイに再記憶される。そして、D
MOSトランジスタ7の制御が、第1入力回路部分2の
コンパレータ5に返される。
【0016】もし、異常な動作状態が続いた場合は、全
体の動作が集積スイッチ1をオンする要求のもとに繰り
返される。
体の動作が集積スイッチ1をオンする要求のもとに繰り
返される。
【0017】
【発明が解決しようとする課題】この従来技術の回路
は、多重制御チャネルを有する保護集積回路が使用され
るとき、多重制御チャネルが短絡され、または異なる容
量負荷を駆動することになるという欠点を有する。この
解決方法を多重制御チャネルICに適用する場合には、
欠点のない2つの異なる解法を採用することができる。
は、多重制御チャネルを有する保護集積回路が使用され
るとき、多重制御チャネルが短絡され、または異なる容
量負荷を駆動することになるという欠点を有する。この
解決方法を多重制御チャネルICに適用する場合には、
欠点のない2つの異なる解法を採用することができる。
【0018】第1の解法は、2つのコンデンサC1,C
2の組が集積回路のすべてのチャネルに使用されること
ができるということである。この解法における明らかな
欠点は、チャネル時間TonとToffが短絡される第
1チャネルに依存されるということである。
2の組が集積回路のすべてのチャネルに使用されること
ができるということである。この解法における明らかな
欠点は、チャネル時間TonとToffが短絡される第
1チャネルに依存されるということである。
【0019】第2の解法は、それぞれ区別されるコンデ
ンサC1,C2の組が集積回路の各チャネルに使用され
ることができるということである。この解法の欠点は、
多重集積コンデンサによって占められる領域が過度に増
加し、または、外部コンデンサが使用される場合は、各
チャネルにおける2つの端子接触が必要になるというこ
とである。
ンサC1,C2の組が集積回路の各チャネルに使用され
ることができるということである。この解法の欠点は、
多重集積コンデンサによって占められる領域が過度に増
加し、または、外部コンデンサが使用される場合は、各
チャネルにおける2つの端子接触が必要になるというこ
とである。
【0020】この発明は、従来技術の欠点を克服する多
重独立チャネルを有する集積回路のための過負荷保護装
置を提供することを目的とする。
重独立チャネルを有する集積回路のための過負荷保護装
置を提供することを目的とする。
【0021】
【課題を解決するための手段】この発明は、一つのコン
デンサを用い、集積回路のすべてのチャネルによって共
有される共通のタイムベースを生成する。そしてEPR
OMまたはEEPROMタイプのメモリを使うことによ
り、各チャネルのための時間間隔TonとToffの独
立性を達成する。
デンサを用い、集積回路のすべてのチャネルによって共
有される共通のタイムベースを生成する。そしてEPR
OMまたはEEPROMタイプのメモリを使うことによ
り、各チャネルのための時間間隔TonとToffの独
立性を達成する。
【0022】この発明によれば、少くとも1個のチャネ
ルを有する集積回路は、どのチャネルでも電流過負荷か
ら保護される。チャネルにおける短絡検出に際しては、
短絡チャネルが、それぞれTonとToffによって定
義された周期によって、周期的に駆動される。この各チ
ャネルのTonとToffはそれぞれのカウンタと、一
つのコンデンサによって発生される共通の時間ベースに
よって定義される周波数を有する発振器とによって生ぜ
られる。各チャネルのTonとToffはメモリに記憶
され、カウンタのスタートカウント値として使用され
る。この発明に従う装置と方法の特徴と利点は、図面と
共に、以下の詳細な実施例から明らかとなる。
ルを有する集積回路は、どのチャネルでも電流過負荷か
ら保護される。チャネルにおける短絡検出に際しては、
短絡チャネルが、それぞれTonとToffによって定
義された周期によって、周期的に駆動される。この各チ
ャネルのTonとToffはそれぞれのカウンタと、一
つのコンデンサによって発生される共通の時間ベースに
よって定義される周波数を有する発振器とによって生ぜ
られる。各チャネルのTonとToffはメモリに記憶
され、カウンタのスタートカウント値として使用され
る。この発明に従う装置と方法の特徴と利点は、図面と
共に、以下の詳細な実施例から明らかとなる。
【0023】
実施例1.図を参照して、13は、この発明に従う普通
の非散逸性、過負荷保護装置を示す。過負荷保護装置
(以下単に装置という)13は、集積回路を保護する目
的を有し、従来のものとは異なる。装置13は、入力端
子INと出力端子OUTを有する。既知のタイプの集積
スイッチ1は、これら端子の間に接続されている。集積
スイッチ1は、コンパレータ5、ドライバ回路6を含む
制御機能を有する第2回路部分3を含む第1または入力
部分2と、DMOSトランジスタと直列ダイオード8を
含む第3または出力部分4を備える。
の非散逸性、過負荷保護装置を示す。過負荷保護装置
(以下単に装置という)13は、集積回路を保護する目
的を有し、従来のものとは異なる。装置13は、入力端
子INと出力端子OUTを有する。既知のタイプの集積
スイッチ1は、これら端子の間に接続されている。集積
スイッチ1は、コンパレータ5、ドライバ回路6を含む
制御機能を有する第2回路部分3を含む第1または入力
部分2と、DMOSトランジスタと直列ダイオード8を
含む第3または出力部分4を備える。
【0024】コンパレータ5とドライバ回路6の間に
は、2つの入力端子I3,I4と一つの出力端子O2を
有するAND型の第1論理ゲートPL1が接続されてい
る。DMOSトランジスタ7は演算増幅器9の2つの入
力端子I5,I6に接続される抵抗Rsを通して電源電
圧Vsに接続されたドレインD1を有する。
は、2つの入力端子I3,I4と一つの出力端子O2を
有するAND型の第1論理ゲートPL1が接続されてい
る。DMOSトランジスタ7は演算増幅器9の2つの入
力端子I5,I6に接続される抵抗Rsを通して電源電
圧Vsに接続されたドレインD1を有する。
【0025】演算増幅器9は、フィードバックループ1
2のドライバ回路6に接続された第1出力O3を有す
る。
2のドライバ回路6に接続された第1出力O3を有す
る。
【0026】この発明にしたがって、演算増幅器9の第
2出力O4と第1論理ANDゲートPL1の第2入力I
4との間には、集積スイッチ1のオン時間Tonとオフ
時間Toffを発生するための回路Aが接続されてい
る。特に、演算増幅器9の第2出力O4は、2つの入力
I7,I8と1つの出力O7を有する第2論理ANDゲ
ートPL2の第1入力I7に接続されている。
2出力O4と第1論理ANDゲートPL1の第2入力I
4との間には、集積スイッチ1のオン時間Tonとオフ
時間Toffを発生するための回路Aが接続されてい
る。特に、演算増幅器9の第2出力O4は、2つの入力
I7,I8と1つの出力O7を有する第2論理ANDゲ
ートPL2の第1入力I7に接続されている。
【0027】論理ANDゲートPL2の第2入力I8
は、フリーランニングタイプの発振器14に接続され、
発振器はコンデンサC1を介してグラウンドに接続され
ている。
は、フリーランニングタイプの発振器14に接続され、
発振器はコンデンサC1を介してグラウンドに接続され
ている。
【0028】論理ANDゲートPL2の出力O7は、第
1論理ANDゲートPL1の入力I4とストレージブロ
ック(メモリ)16に接続されたカウンタブロック15
の入力に接続されている。メモリ16はカウンタブロッ
ク15にオン時間とオフ時間Ton、Toffの値を供
給する。
1論理ANDゲートPL1の入力I4とストレージブロ
ック(メモリ)16に接続されたカウンタブロック15
の入力に接続されている。メモリ16はカウンタブロッ
ク15にオン時間とオフ時間Ton、Toffの値を供
給する。
【0029】このような装置13は、BCD(Bipo
lar CMOS DMOS)技術を用いて実行され
る。このBCD技術は、同じ集積回路にメモリセル、信
号要素、電源要素の集積を許容する。
lar CMOS DMOS)技術を用いて実行され
る。このBCD技術は、同じ集積回路にメモリセル、信
号要素、電源要素の集積を許容する。
【0030】この装置によって提供される保護は、この
装置が適用される集積回路の全てのチャネルに使用され
る共通の時間ベースを発生することに基礎を置く。この
目的のため、装置13は、フリーランニング発振器14
を使用する。この発振器周波数Foscは、コンデンサ
C1の容量値に反比例する。例えば、発振器周波数は次
のように得られる。
装置が適用される集積回路の全てのチャネルに使用され
る共通の時間ベースを発生することに基礎を置く。この
目的のため、装置13は、フリーランニング発振器14
を使用する。この発振器周波数Foscは、コンデンサ
C1の容量値に反比例する。例えば、発振器周波数は次
のように得られる。
【0031】 Fosc=K/C1 (1)
【0032】これによる時間ベースは、この発明におい
て、時間TonとToffをカウントするカウンタブロ
ック15のためのクロック信号として使用される。この
カウンタブロック15によりカウントされるクロックパ
ルス数はストレージブロック16によって制御される。
て、時間TonとToffをカウントするカウンタブロ
ック15のためのクロック信号として使用される。この
カウンタブロック15によりカウントされるクロックパ
ルス数はストレージブロック16によって制御される。
【0033】特に、時間間隔TonとToffはカウン
トスタート値の適当な選択により得られる。このスター
ト値は制御されるべき各チャネルにより異なる。この発
明において、各チャネルにおけるこのようなスタート値
はストレージブロック16に保管されている。
トスタート値の適当な選択により得られる。このスター
ト値は制御されるべき各チャネルにより異なる。この発
明において、各チャネルにおけるこのようなスタート値
はストレージブロック16に保管されている。
【0034】この発明に従う装置の動作は、以下に述べ
られる。装置13の出力OUTがグラウンドに接続され
ているとき、演算増幅器9の出力O4での信号は、演算
増幅器とドライバ回路6との間の制御ループ12によっ
て発生されるように、論理ロー(論理0)から論理ハイ
(論理1)に移る。論理ANDゲートPL2を通して、
この信号は、オン時間Ton、オフ時間Toffに対し
て、発振器14によってセットされたタイムベースを有
するカウンタブロック15でのカウントをトリガする。
られる。装置13の出力OUTがグラウンドに接続され
ているとき、演算増幅器9の出力O4での信号は、演算
増幅器とドライバ回路6との間の制御ループ12によっ
て発生されるように、論理ロー(論理0)から論理ハイ
(論理1)に移る。論理ANDゲートPL2を通して、
この信号は、オン時間Ton、オフ時間Toffに対し
て、発振器14によってセットされたタイムベースを有
するカウンタブロック15でのカウントをトリガする。
【0035】このカウントのスタート時において、カウ
ンタブロック15の初期状態は、関係するチャネルのた
めのストレージブロック16からロードされる。こうし
て、カウンタブロック内に、適当なオン時間間隔Ton
を発生するビットパターンがロードされる。このカウン
トは、時間間隔Tonの間において、1の論理値が立つ
ビットパターンに従って行われる。このカウントの開始
段階において、DMOSトランジスタ7を流れる電流
は、制御された低い値にセットされる。
ンタブロック15の初期状態は、関係するチャネルのた
めのストレージブロック16からロードされる。こうし
て、カウンタブロック内に、適当なオン時間間隔Ton
を発生するビットパターンがロードされる。このカウン
トは、時間間隔Tonの間において、1の論理値が立つ
ビットパターンに従って行われる。このカウントの開始
段階において、DMOSトランジスタ7を流れる電流
は、制御された低い値にセットされる。
【0036】もし、カウントの間に、出力OUTでの短
絡状態が終了した場合は、カウンタブロック15はクラ
ンプされ、そして装置13全体がその正常動作に復帰す
る。時間間隔Tonの終りに、ドライバ回路6は、入力
INでの制御信号に関係なくDMOSトランジスタ7を
オフする。そして、オフ時間Toffのカウント開始値
がストレージブロック16よりロードされる。この時点
において、第2カウントステージは、DMOSトランジ
スタ7がオフされる時間間隔Toffのために、動作を
開始する。
絡状態が終了した場合は、カウンタブロック15はクラ
ンプされ、そして装置13全体がその正常動作に復帰す
る。時間間隔Tonの終りに、ドライバ回路6は、入力
INでの制御信号に関係なくDMOSトランジスタ7を
オフする。そして、オフ時間Toffのカウント開始値
がストレージブロック16よりロードされる。この時点
において、第2カウントステージは、DMOSトランジ
スタ7がオフされる時間間隔Toffのために、動作を
開始する。
【0037】この第2カウントステージの動作終了時
に、ドライバ回路6の制御は入力回路部分2に戻され、
装置13は、上述した動作のシーケンスを再初期化して
再度短絡が生じた場合に信号出力を行う準備をする。
に、ドライバ回路6の制御は入力回路部分2に戻され、
装置13は、上述した動作のシーケンスを再初期化して
再度短絡が生じた場合に信号出力を行う準備をする。
【0038】図5は、全てのチャネルによって共用され
るカウンタブロック15とストレージブロック(メモ
リ)16の要素をより詳細に示す。演算増幅器9は、発
振器14とカウンタブロック15に接続される第1論理
ブロック19に接続されている。カウンタブロック15
は、カウンタ20とマルチプレクサ・サブブロック21
を含み、オン時間間隔Tonをカウントするためのスタ
ート値を含んで構成された第1メモリ22とオフ時間間
隔Toffをカウントするためのスタート値を含む第2
メモリ23を備えたストレージブロック16に接続され
ている。
るカウンタブロック15とストレージブロック(メモ
リ)16の要素をより詳細に示す。演算増幅器9は、発
振器14とカウンタブロック15に接続される第1論理
ブロック19に接続されている。カウンタブロック15
は、カウンタ20とマルチプレクサ・サブブロック21
を含み、オン時間間隔Tonをカウントするためのスタ
ート値を含んで構成された第1メモリ22とオフ時間間
隔Toffをカウントするためのスタート値を含む第2
メモリ23を備えたストレージブロック16に接続され
ている。
【0039】この発明に従う装置13の好ましい実施例
において、メモリ22とメモリ23はEEPROMであ
る。カウンタブロック15において、カウント要素(フ
リップフロップ)の数を示すためNを使用すると、最も
長い可能なオン時間とオフ時間、TonとToffは次
のように、発振器14の発振周波数によって決定され
る。
において、メモリ22とメモリ23はEEPROMであ
る。カウンタブロック15において、カウント要素(フ
リップフロップ)の数を示すためNを使用すると、最も
長い可能なオン時間とオフ時間、TonとToffは次
のように、発振器14の発振周波数によって決定され
る。
【0040】 T(on,off)=2N/Fosc (2)
【0041】メモリ22とメモリ23はそれぞれバス1
7と18によって、マルチプレクサ・サブブロック21
に接続されている。
7と18によって、マルチプレクサ・サブブロック21
に接続されている。
【0042】図5の回路は次のように動作する。第1論
理ブロック19は、図4に示された装置13のブロック
Aを動作させるために要求される全てのステップを達成
する。例えば、この論理ブロック19は、EEPROM
メモリ22、23からカウンタブロック15へのデータ
のロードなど、カウンタ20のスタート状態の記憶を制
御する。
理ブロック19は、図4に示された装置13のブロック
Aを動作させるために要求される全てのステップを達成
する。例えば、この論理ブロック19は、EEPROM
メモリ22、23からカウンタブロック15へのデータ
のロードなど、カウンタ20のスタート状態の記憶を制
御する。
【0043】このマルチプレクサ・サブブロック21
は、カウンタ20へ連絡するバス17、18に出力され
るオン時間とオフ時間、Ton、Tonに関する値の一
つを選択するよう機能する。この発明によれば、カウン
タブロック15からの出力OUT1は、代わりに集積回
路の外部診断信号として使用され得る。
は、カウンタ20へ連絡するバス17、18に出力され
るオン時間とオフ時間、Ton、Tonに関する値の一
つを選択するよう機能する。この発明によれば、カウン
タブロック15からの出力OUT1は、代わりに集積回
路の外部診断信号として使用され得る。
【0044】ストレージブロック16内にどのようにデ
ータを蓄えるかについての問題については、以下に述べ
られる。メモリ22、23がこの発明の上述した実施例
のように、EEPROMタイプであるとき、図6に示さ
れる初期化回路Bはデータ記憶のために使用され得る。
この初期化回路Bは、回路Bの外部より信号を受ける3
つの入力端子IN1,IN2,IN3を有する。
ータを蓄えるかについての問題については、以下に述べ
られる。メモリ22、23がこの発明の上述した実施例
のように、EEPROMタイプであるとき、図6に示さ
れる初期化回路Bはデータ記憶のために使用され得る。
この初期化回路Bは、回路Bの外部より信号を受ける3
つの入力端子IN1,IN2,IN3を有する。
【0045】入力端子IN1は、記憶されるデータを順
次受け取り、入力端子IN2でのクロック信号CKによ
ってクロックされる。第3入力端子IN3は、ストレー
ジブロック16をプログラムするためにブロックBを動
作させる信号を受ける。入力端子IN1とIN2はEE
PROMメモリ22と23のプログラミングの間だけ使
用されるので、この発明は、これらがプログラミングに
使用されないときは、これら入力端子を他の使用に提供
することができる。
次受け取り、入力端子IN2でのクロック信号CKによ
ってクロックされる。第3入力端子IN3は、ストレー
ジブロック16をプログラムするためにブロックBを動
作させる信号を受ける。入力端子IN1とIN2はEE
PROMメモリ22と23のプログラミングの間だけ使
用されるので、この発明は、これらがプログラミングに
使用されないときは、これら入力端子を他の使用に提供
することができる。
【0046】第1入力端子IN1はカスケードシフトレ
ジスタ26、バッファ(ストレージ)レジスタ27、チ
ャネルデコーダ24を通してストレージブロック16に
接続される。第2入力端子IN2は、カウンタブロック
25に接続され、第3入力端子IN3はカウンタブロッ
ク25と論理ゲート対PL3,PL4に接続される。シ
フトレジスタ26とバッファレジスタ27は、発振器回
路14によって発生されるクロック信号CKによって、
カウンタブロック25を通して制御される。特に、回路
Bは、並列に設けられ、2つの入力I9,I10及びI
11,I12それぞれと、1つの出力O9,O10をそ
れぞれ有する、2つの論理ANDゲートPL3,PL4
を介してEEPROMメモリ22、23に接続される。
これら論理ゲートPL3,PL4の出力O9,O10
は、それぞれEEPROMメモリ22、23に接続され
る。一方、入力I9,I11は、一緒にプログラムイネ
ーブル入力IN3に接続される。
ジスタ26、バッファ(ストレージ)レジスタ27、チ
ャネルデコーダ24を通してストレージブロック16に
接続される。第2入力端子IN2は、カウンタブロック
25に接続され、第3入力端子IN3はカウンタブロッ
ク25と論理ゲート対PL3,PL4に接続される。シ
フトレジスタ26とバッファレジスタ27は、発振器回
路14によって発生されるクロック信号CKによって、
カウンタブロック25を通して制御される。特に、回路
Bは、並列に設けられ、2つの入力I9,I10及びI
11,I12それぞれと、1つの出力O9,O10をそ
れぞれ有する、2つの論理ANDゲートPL3,PL4
を介してEEPROMメモリ22、23に接続される。
これら論理ゲートPL3,PL4の出力O9,O10
は、それぞれEEPROMメモリ22、23に接続され
る。一方、入力I9,I11は、一緒にプログラムイネ
ーブル入力IN3に接続される。
【0047】カウンタブロック25は、シフトレジスタ
26とバッファレジスタ27に接続される。これらレジ
スタは互いに直列に接続され、バッファレジスタ27は
チャネルレコーダ24とメモリ22、23に接続されて
いる。カウンタブロック25、チャネルブロック24、
そしてバッファレジスタ27は集積回路の全てのチャネ
ルに接続されている。
26とバッファレジスタ27に接続される。これらレジ
スタは互いに直列に接続され、バッファレジスタ27は
チャネルレコーダ24とメモリ22、23に接続されて
いる。カウンタブロック25、チャネルブロック24、
そしてバッファレジスタ27は集積回路の全てのチャネ
ルに接続されている。
【0048】EEPROM22、23のプログラミング
の間における、図6の装置の動作を以下に説明する。入
力IN3の信号が、最初にイネーブルされ、プログラム
の間中維持される。外部から入力IN1へのシリアルデ
ータは、シフトレジスタ26内に取り込まれる。このレ
ジスタ26は、クロック信号CKによってカウンタブロ
ック25を通してクロックされる。
の間における、図6の装置の動作を以下に説明する。入
力IN3の信号が、最初にイネーブルされ、プログラム
の間中維持される。外部から入力IN1へのシリアルデ
ータは、シフトレジスタ26内に取り込まれる。このレ
ジスタ26は、クロック信号CKによってカウンタブロ
ック25を通してクロックされる。
【0049】入力IN1でのデータパターンは以下の通
りである。 1.Tonの値(N1ビットの手段により記述される) 2.Toffの値(N1ビットの手段により記述され
る) 3.チャネル数(N2ビットの手段により記述され
る)。
りである。 1.Tonの値(N1ビットの手段により記述される) 2.Toffの値(N1ビットの手段により記述され
る) 3.チャネル数(N2ビットの手段により記述され
る)。
【0050】カウンタブロック25は(2×N1+N
2)のクロックパルスをカウントする。その後、バッフ
ァレジスタ27は、シフトレジスタ26からデコードさ
れるべきデータパターンを受け、シフトレジスタ26は
さらに新しいデータを要求できる。チャネルデコーダ2
4は、Ton、Toffの値が書き込まれるチャネルを
選択する。上述した手続きは、全てのEEPROMメモ
リがプログラムされるまで、繰り返される。
2)のクロックパルスをカウントする。その後、バッフ
ァレジスタ27は、シフトレジスタ26からデコードさ
れるべきデータパターンを受け、シフトレジスタ26は
さらに新しいデータを要求できる。チャネルデコーダ2
4は、Ton、Toffの値が書き込まれるチャネルを
選択する。上述した手続きは、全てのEEPROMメモ
リがプログラムされるまで、繰り返される。
【0051】この発明に従えば、過負荷保護装置13
は、実施例の代わりに、固定されたオン時間Tonを維
持し、オフ時間Toffのみをプログラムすることによ
り、または、その逆により簡素化することもできる。さ
らに、プログラムが一度だけでも実行された場合は、E
PROMタイプのメモリが使用され得る。また、時間が
固定された場合は、ストレージブロック16とプログラ
ミングブロック(初期化回路)Bは、全く省略され得
る。
は、実施例の代わりに、固定されたオン時間Tonを維
持し、オフ時間Toffのみをプログラムすることによ
り、または、その逆により簡素化することもできる。さ
らに、プログラムが一度だけでも実行された場合は、E
PROMタイプのメモリが使用され得る。また、時間が
固定された場合は、ストレージブロック16とプログラ
ミングブロック(初期化回路)Bは、全く省略され得
る。
【0052】図7は、正常状態、及び短絡状態におけ
る、DMOSトランジスタ7を流れる電流と、端子OU
T1の電圧のパターンを示している。こうして、この発
明の装置13は、集積回路の全てのチャネルで共用され
る共通時間ベースを発生する一つのコンデンサC1を使
用する。さらに、各チャネルは、その他のチャネルから
独立している。どんなチャネルで電流過負荷状態が発生
しても、保護手続きはそのチャネルのためのみに開始さ
れ、他のチャネルの動作は影響を受けない。オン時間T
onとオフ時間Toffは各チャネルの付加要求に合う
ように独立して選択され得る。
る、DMOSトランジスタ7を流れる電流と、端子OU
T1の電圧のパターンを示している。こうして、この発
明の装置13は、集積回路の全てのチャネルで共用され
る共通時間ベースを発生する一つのコンデンサC1を使
用する。さらに、各チャネルは、その他のチャネルから
独立している。どんなチャネルで電流過負荷状態が発生
しても、保護手続きはそのチャネルのためのみに開始さ
れ、他のチャネルの動作は影響を受けない。オン時間T
onとオフ時間Toffは各チャネルの付加要求に合う
ように独立して選択され得る。
【0053】最後に、時間間隔TonとToffを発生
するためのデジタル実施が、コンデンサを介した従来の
電圧ストレージの実施に比べ、ノイズを免除することに
おいて優れる。後者の効果は、これらの集積回路がノイ
ズの多い産業環境下で使用される場合に重要である。擬
似信号、電圧、または電流スパイク、または電磁気妨害
の発生は、記述されたビットの値を変化させるより、コ
ンデンサに蓄えられた電荷を変化させるであろう。
するためのデジタル実施が、コンデンサを介した従来の
電圧ストレージの実施に比べ、ノイズを免除することに
おいて優れる。後者の効果は、これらの集積回路がノイ
ズの多い産業環境下で使用される場合に重要である。擬
似信号、電圧、または電流スパイク、または電磁気妨害
の発生は、記述されたビットの値を変化させるより、コ
ンデンサに蓄えられた電荷を変化させるであろう。
【0054】この発明の少なくとも一つの示された実施
例に述べられたように、種々の変更、修正、改良が当業
者において成されるであろう。このような変更、修正、
及び改良は、この発明の精神と範囲内のものとして意図
される。従って、上述したことは、例としてのみ示した
もので、限定の意味で示したものではない。この発明は
特許請求の範囲で明らかにされたことによってのみ限定
される。
例に述べられたように、種々の変更、修正、改良が当業
者において成されるであろう。このような変更、修正、
及び改良は、この発明の精神と範囲内のものとして意図
される。従って、上述したことは、例としてのみ示した
もので、限定の意味で示したものではない。この発明は
特許請求の範囲で明らかにされたことによってのみ限定
される。
【図1】 集積スイッチを示す図である。
【図2】 図1のスイッチのための温度時間特性のプロ
ットである。
ットである。
【図3】 過負荷保護装置を示す図である。
【図4】 この発明に従う過負荷保護装置の実施例を示
す図である。
す図である。
【図5】 図4の回路の一部をより詳細に示す図であ
る。
る。
【図6】 図5に示した部分におけるデータ記憶装置を
示す図である。
示す図である。
【図7】 図4の回路における電流と電圧パターンを示
す図である。
す図である。
1 集積スイッチ、2 第1(入力)部分、3 第2
(制御)部分、4 第3(出力)部分、5 コンパレー
タ、6 ドライバ回路、7 DMOSトランジスタ、8
ダイオード、9 演算増幅器、10、11 遅延ブロ
ック、12 制御ループ、13 過負荷保護装置(非散
逸性装置) 14 発振器、15 カウンタブロック、
16 ストレージブロック(メモリ)、19 第1論理
ブロック、20 カウンタ、21 マルチプレクサ・サ
ブブロック、22 第1メモリ、23 第2メモリ、2
4 チャネルデコーダ、25 カウンタブロック、26
カスケードシフトレジスタ、27 バッファ(ストレ
ージ)レジスタ。
(制御)部分、4 第3(出力)部分、5 コンパレー
タ、6 ドライバ回路、7 DMOSトランジスタ、8
ダイオード、9 演算増幅器、10、11 遅延ブロ
ック、12 制御ループ、13 過負荷保護装置(非散
逸性装置) 14 発振器、15 カウンタブロック、
16 ストレージブロック(メモリ)、19 第1論理
ブロック、20 カウンタ、21 マルチプレクサ・サ
ブブロック、22 第1メモリ、23 第2メモリ、2
4 チャネルデコーダ、25 カウンタブロック、26
カスケードシフトレジスタ、27 バッファ(ストレ
ージ)レジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 グレゴリオ・ボンテンポ イタリア国、98051 バルチェッローナ、 ヴィア・カイローリ 119/ビ2 (72)発明者 フランチェスコ・プルヴィレンティ イタリア国、95024 アチレアレ、コル ソ・イタリア 125 (72)発明者 パオロ・コレッティ イタリア国、98100 メッシナ、ヴィア・ ランツェッタ、イエッセ439/エ (72)発明者 ロベルト・ガリボルディ イタリア国、20084 ラッキアレッラ、ヴ ィア・エッフェ・バラッカ 6/3
Claims (18)
- 【請求項1】 入力端子、出力端子、そしてこれらの間に
接続された集積スイッチを有し、過負荷に対しての複数
の独立チャネルを有する集積回路を保護するための過負
荷保護装置であって、 上記集積回路が、互いに直列に接続された、入力部分、
二つの入力を有する第1ロジックゲート、制御部分、出
力部分を有するものにおいて、 上記集積スイッチのオン、オフ時間を発生するための発
生回路を備え、この発生回路が、上記第1ロジックゲー
トの入力端子と上記出力部分の出力の間に接続されるこ
とを特徴とする過負荷保護装置。 - 【請求項2】 請求項1の過負荷保護装置において、上
記発生回路は第2ロジックゲートを介して、上記第1ロ
ジックゲートの入力に順に接続されるカウンタブロック
へ接続される発振器を備える過負荷保護装置。 - 【請求項3】 請求項2の過負荷保護装置において、上
記発信器は、コンデンサを介してグラウンド電圧に接続
され、上記発振器は、上記コンデンサの容量に反比例す
る周波数を有するクロック信号を供給する過負荷保護装
置。 - 【請求項4】 請求項2の過負荷保護装置において、上
記第2ロジックゲートは上記出力部分の上記出力に接続
される入力端子を有する過負荷保護装置。 - 【請求項5】 請求項4の過負荷保護装置において、上
記カウンタブロックはストレージブロックにバスで接続
される過負荷保護装置。 - 【請求項6】 請求項2の過負荷保護装置において、上
記出力部分は、演算増幅器を備え、上記発生回路は上記
演算増幅器、上記発振器、上記カウンタブロックに接続
されるロジックブロックをさらに備える過負荷保護装
置。 - 【請求項7】 請求項6の過負荷保護装置において、上
記カウンタブロックはカウンタとマルチプレクサを備え
る過負荷保護装置。 - 【請求項8】 請求項5の過負荷保護装置において、上
記ストレージブロックはEEPROMである過負荷保護
装置。 - 【請求項9】 請求項8の過負荷保護装置において、上
記EEPROMは上記オン時間を記憶するための第1ス
トレージ部分と、上記オフ時間を記憶するための第2ス
トレージ部分を備える過負荷保護装置。 - 【請求項10】 請求項5の過負荷保護装置において、
上記ストレージブロックに接続される初期化回路をさら
に備える過負荷保護装置。 - 【請求項11】 請求項10の過負荷保護装置におい
て、上記初期化回路は、上記オン時間とオフ時間に関す
るデータを入力するため、上記ストレージブロックにシ
フトレジスタ、バッファストレージレジスタ、チャネル
デコーダブロックを介して接続される第1入力、上記発
振器より供給されるクロック信号を受ける第2入力、初
期化イネーブル信号を受ける第3入力を有し、上記第2
入力と上記第3入力はカウンタと上記バッファストレー
ジレジスタを介して上記ストレージブロックに接続され
ている過負荷保護装置。 - 【請求項12】 請求項11の過負荷保護装置におい
て、上記シフトレジスタとバッファストレージレジスタ
は上記カウンタを介して上記第3入力に接続されている
過負荷保護装置。 - 【請求項13】 請求項12の過負荷保護装置におい
て、上記チャネルデコーダブロックは、上記バッファス
トレージレジスタと、それぞれ二つの入力と出力を有す
る二つの並列論理ゲートとに接続されている過負荷保護
装置。 - 【請求項14】 請求項13の過負荷保護装置におい
て、上記二つの並列論理ゲートは、上記二つの各入力が
一緒に上記チャネルデコーダブロックに接続される第1
の入力と、上記二つの各入力が一緒に上記第3入力と、
上記第1ストレージ部分と第2ストレージ部分にそれぞ
れ接続された二つの並列論理ゲートの上記各出力とに接
続された第2入力とを有する過負荷保護装置。 - 【請求項15】 多重チャネル集積回路に接続された集
積スイッチのオン時間、オフ時間を得るための方法にお
いて、カウンタブロックとメモリ要素を備え、上記集積
回路の全てのチャネルによって割り当てられる共通の時
間ベースが、上記カウンタブロックを制御するために使
用され、上記メモリ要素に記憶された値から上記オン時
間とオフ時間を発生する集積スイッチのオン時間、オフ
時間を得るための方法。 - 【請求項16】 請求項15の方法において、各オン時
間と各オフ時間は、上記集積回路の各チャネルに記憶さ
れている集積スイッチのオン時間、オフ時間を得るため
の方法。 - 【請求項17】 請求項16の方法において、上記オン
時間は第1ストレージ部分に記憶され、上記オフ時間は
第2ストレージ部分に記憶されている集積スイッチのオ
ン時間、オフ時間を得るための方法。 - 【請求項18】 請求項16の方法において、共通の時
間ベースは、コンデンサを介してグラウンド電圧に接続
され、上記コンデンサの容量に反比例する周波数を有す
る発振器より発生される集積スイッチのオン時間、オフ
時間を得るための方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
IT94830284.9 | 1994-06-10 | ||
EP94830284A EP0687066B1 (en) | 1994-06-10 | 1994-06-10 | Overvoltage protection device for an integrated circuit and corresponding method |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08107629A true JPH08107629A (ja) | 1996-04-23 |
Family
ID=8218467
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7142074A Pending JPH08107629A (ja) | 1994-06-10 | 1995-06-08 | 集積回路を電流過負荷から保護するための過負荷保護装置および方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5710690A (ja) |
EP (1) | EP0687066B1 (ja) |
JP (1) | JPH08107629A (ja) |
DE (1) | DE69421075T2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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