JPH08102944A - 直交変換装置 - Google Patents
直交変換装置Info
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- JPH08102944A JPH08102944A JP23790194A JP23790194A JPH08102944A JP H08102944 A JPH08102944 A JP H08102944A JP 23790194 A JP23790194 A JP 23790194A JP 23790194 A JP23790194 A JP 23790194A JP H08102944 A JPH08102944 A JP H08102944A
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- Japan
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- circuit
- motion
- arithmetic
- processing
- sum
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
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Abstract
(57)【要約】
【目的】 処理を高速化すると共に回路規模を縮小する
こと。 【構成】 入力端子１から和差演算回路３に水平方向に
８個の信号が入力されて加算信号列と減算信号列とが得
られ、各々積和演算回路４、５に加えられ、それぞれ２
サイクル、４サイクルで積和演算処理が行われる。一方
の演算出力と、他方の演算出力を重み付け回路６で係数
を乗算した演算出力とは転置回路７で転置処理された
後、動き検出回路８で動きの有無を検出される。動き無
しでは、分岐路２０１から積和算演算回路４に加えられ
た後、上述と同様に処理される。動き有りでは、分岐路
２０２から和差演算回路３に加えられ、その演算出力は
積和演算回路４でそれぞれ積和演算される。出力端子２
にはそれぞれのＤＣＴ係数が出力される。 【効果】 上記の各回路がＤＣＴとＩＤＣＴおよび動き
有りと動き無しの処理とで共有できる。
こと。 【構成】 入力端子１から和差演算回路３に水平方向に
８個の信号が入力されて加算信号列と減算信号列とが得
られ、各々積和演算回路４、５に加えられ、それぞれ２
サイクル、４サイクルで積和演算処理が行われる。一方
の演算出力と、他方の演算出力を重み付け回路６で係数
を乗算した演算出力とは転置回路７で転置処理された
後、動き検出回路８で動きの有無を検出される。動き無
しでは、分岐路２０１から積和算演算回路４に加えられ
た後、上述と同様に処理される。動き有りでは、分岐路
２０２から和差演算回路３に加えられ、その演算出力は
積和演算回路４でそれぞれ積和演算される。出力端子２
にはそれぞれのＤＣＴ係数が出力される。 【効果】 上記の各回路がＤＣＴとＩＤＣＴおよび動き
有りと動き無しの処理とで共有できる。
Description
【０００１】
【産業上の利用分野】本発明は映像信号等の高能率符号
化に用いられる直交変換装置に関するものである。
化に用いられる直交変換装置に関するものである。
【０００２】
【従来の技術】従来より画像や音声の高能率符号化を行
う場合の手法として、離散コサイン変換（ＤＣＴ）等の
直交変換処理が知られている。図１２は８×８個の画素
ブロックから成る入力信号に対する従来の２次元ＤＣＴ
処理回路を示したもので、８個の入力信号に対する２つ
の１次元ＤＣＴ回路と転置回路から成るが、特に１次元
ＤＣＴ回路の処理時間が大きいため、いくつかの高速ア
ルゴリズムが考え出されている。図１３は既知の高速ア
ルゴリズムを用いた１次元ＤＣＴの一従来例である。こ
の例ではＤＣＴの変換式が持つ対称性を利用し、あらか
じめ入力信号を対称に和差演算し、まとめることで乗算
回数を半分に減らしている。
う場合の手法として、離散コサイン変換（ＤＣＴ）等の
直交変換処理が知られている。図１２は８×８個の画素
ブロックから成る入力信号に対する従来の２次元ＤＣＴ
処理回路を示したもので、８個の入力信号に対する２つ
の１次元ＤＣＴ回路と転置回路から成るが、特に１次元
ＤＣＴ回路の処理時間が大きいため、いくつかの高速ア
ルゴリズムが考え出されている。図１３は既知の高速ア
ルゴリズムを用いた１次元ＤＣＴの一従来例である。こ
の例ではＤＣＴの変換式が持つ対称性を利用し、あらか
じめ入力信号を対称に和差演算し、まとめることで乗算
回数を半分に減らしている。
【０００３】また、ＦＦＴのようなバタフライによる高
速アルゴリズムも広く知られている。このアルゴリズム
はＤＣＴの変換式に含まれる共通部分をまとめること
で、乗算回数を更に減らしている。しかし、高速アルゴ
リズムを用いた装置の多くは回路規模が大きく、ＬＳＩ
化等の応用に不向きであることが指摘されている。
速アルゴリズムも広く知られている。このアルゴリズム
はＤＣＴの変換式に含まれる共通部分をまとめること
で、乗算回数を更に減らしている。しかし、高速アルゴ
リズムを用いた装置の多くは回路規模が大きく、ＬＳＩ
化等の応用に不向きであることが指摘されている。
【０００４】また、人間は高域の周波数に鈍いという視
覚特性を利用し、ＤＣＴによって変換した信号に重み付
けを行う方式も一般に用いられている。このような方式
では、低域を表す信号に大きな重み付けを行い、高域を
表す信号に小さな重み付けを行うことにより、符号化の
能率を高めようとすることが多い。図１４は重み付けを
行う２次元ＤＣＴの従来例である。図１４（ａ）は通常
の２次元ＤＣＴ後に重み付けを行う例、図１４（ｂ）は
１次元ＤＣＴ毎に重み付けを行う例である。また、ＤＣ
Ｔと重み付けの乗数とを共用する方法が特開平２−１１
６９６９号公報により公知である。
覚特性を利用し、ＤＣＴによって変換した信号に重み付
けを行う方式も一般に用いられている。このような方式
では、低域を表す信号に大きな重み付けを行い、高域を
表す信号に小さな重み付けを行うことにより、符号化の
能率を高めようとすることが多い。図１４は重み付けを
行う２次元ＤＣＴの従来例である。図１４（ａ）は通常
の２次元ＤＣＴ後に重み付けを行う例、図１４（ｂ）は
１次元ＤＣＴ毎に重み付けを行う例である。また、ＤＣ
Ｔと重み付けの乗数とを共用する方法が特開平２−１１
６９６９号公報により公知である。
【０００５】一方、入力信号が時間のずれを持った２フ
ィールドで構成されるＴＶ映像信号等の高能率符号化で
は、フィールド間の動きを検出してＤＣＴの方式を切り
換える工夫が広く用いられている。図１５はこの方法の
従来例の１つである。ＤＣＴ処理を行う前に動き検出回
路（図示せず）から動き情報信号がＤＣＴ回路に供給さ
れ、動きの有無に応じて８×８個の入力信号を通常の２
次元ＤＣＴする方式と、フィールド間の和および差から
成る４×８個の入力信号２組に分けて２次元ＤＣＴする
方式とを切り換えている。
ィールドで構成されるＴＶ映像信号等の高能率符号化で
は、フィールド間の動きを検出してＤＣＴの方式を切り
換える工夫が広く用いられている。図１５はこの方法の
従来例の１つである。ＤＣＴ処理を行う前に動き検出回
路（図示せず）から動き情報信号がＤＣＴ回路に供給さ
れ、動きの有無に応じて８×８個の入力信号を通常の２
次元ＤＣＴする方式と、フィールド間の和および差から
成る４×８個の入力信号２組に分けて２次元ＤＣＴする
方式とを切り換えている。
【０００６】
【発明が解決しようとする課題】従来のＤＣＴ回路にお
いては、上記の様に高速性や高能率性を向上させる工夫
のために、回路規模が大きくなるという問題があった。
特にＤＣＴとその逆変換であるＩＤＣＴとの両方を必要
とする用途では、更に回路規模が大きくなり、ＬＳＩ化
が困難になるという問題があった。
いては、上記の様に高速性や高能率性を向上させる工夫
のために、回路規模が大きくなるという問題があった。
特にＤＣＴとその逆変換であるＩＤＣＴとの両方を必要
とする用途では、更に回路規模が大きくなり、ＬＳＩ化
が困難になるという問題があった。
【０００７】本発明は上記のような問題を解決するため
になされたもので、処理を高速化すると共に回路規模を
縮小することのできる直交変換装置を得ることを目的と
している。
になされたもので、処理を高速化すると共に回路規模を
縮小することのできる直交変換装置を得ることを目的と
している。
【０００８】
【課題を解決するための手段】本発明による直交変換装
置は、入力信号を所定方向に一次元直交変換処理する第
１の直交変換手段と、上記第１の直交変換手段から得ら
れる変換係数から入力信号の動き情報を検出する動き検
出手段と、上記第１の直交変換手段から供給される変換
係数を上記所定方向とは異なる方向に一次元直交変換処
理する第２の直交変換手段とを設けたものである。
置は、入力信号を所定方向に一次元直交変換処理する第
１の直交変換手段と、上記第１の直交変換手段から得ら
れる変換係数から入力信号の動き情報を検出する動き検
出手段と、上記第１の直交変換手段から供給される変換
係数を上記所定方向とは異なる方向に一次元直交変換処
理する第２の直交変換手段とを設けたものである。
【０００９】
【作用】本発明によれば、動き検出の処理を二次元離散
コサイン変換等の直交変換の処理中に組み込み、二次元
離散コサイン変換処理過程のＤＣＴ係数等の変換係数を
動き検出に用いることにより、処理の高速化と回路規模
の削減ができる。
コサイン変換等の直交変換の処理中に組み込み、二次元
離散コサイン変換処理過程のＤＣＴ係数等の変換係数を
動き検出に用いることにより、処理の高速化と回路規模
の削減ができる。
【００１０】
【実施例】図１は本発明による直交変換装置の実施例を
示すブロック図であり、縦横８×８個の画素から成る入
力信号を２次元ＤＣＴする場合の例を示す。図２は本実
施例によるＤＣＴの処理過程を表す流れ図である。図
１、図２において本装置は、入力端子１、出力端子２、
及び和差演算、積和演算、重み付け、転置、動き検出等
の各処理を行う回路３〜８がバス１０で接続された構成
になっている。また、バス制御回路９がバス１０のデー
タの流れを制御すると共に、上記諸回路３〜８と制御信
号のやりとりを行い、動作状態の切り換えを制御して、
図２に示した流れ図に従って処理を行うように成されて
いる。
示すブロック図であり、縦横８×８個の画素から成る入
力信号を２次元ＤＣＴする場合の例を示す。図２は本実
施例によるＤＣＴの処理過程を表す流れ図である。図
１、図２において本装置は、入力端子１、出力端子２、
及び和差演算、積和演算、重み付け、転置、動き検出等
の各処理を行う回路３〜８がバス１０で接続された構成
になっている。また、バス制御回路９がバス１０のデー
タの流れを制御すると共に、上記諸回路３〜８と制御信
号のやりとりを行い、動作状態の切り換えを制御して、
図２に示した流れ図に従って処理を行うように成されて
いる。
【００１１】入力端子１から１ライン分（画素８個）の
信号が取り込まれ、バス１０を介して和差演算回路３に
供給される。図３は、和差演算回路３の実施例の１つを
示す。図３において、バス１０を介して端子３０１〜３
０８に供給された信号の対称要素間の和が加算器３１７
〜３２０から端子３０９〜３１２に出力される。また対
称要素間の差が減算器３２１〜３２４から端子３１３〜
３１６に出力される。この和差演算回路３が端子３０９
〜３１２に出力した加算信号列は、バス制御回路９によ
って積和演算回路４に供給される。同様に和差演算回路
３が端子３１３〜３１６に出力した減算信号列はバス制
御回路９によって積和演算回路５に供給される。
信号が取り込まれ、バス１０を介して和差演算回路３に
供給される。図３は、和差演算回路３の実施例の１つを
示す。図３において、バス１０を介して端子３０１〜３
０８に供給された信号の対称要素間の和が加算器３１７
〜３２０から端子３０９〜３１２に出力される。また対
称要素間の差が減算器３２１〜３２４から端子３１３〜
３１６に出力される。この和差演算回路３が端子３０９
〜３１２に出力した加算信号列は、バス制御回路９によ
って積和演算回路４に供給される。同様に和差演算回路
３が端子３１３〜３１６に出力した減算信号列はバス制
御回路９によって積和演算回路５に供給される。
【００１２】積和演算回路４の実施例の１つを図４に示
す。この実施例は加算器４１０〜４１３を含む１組の４
ポイントバタフライ演算器４０１、係数器４１４〜４１
９、切り換え器ｓｗ１〜ｓｗ８、加算器４２０、遅延回
路４２１〜４２４により図示のように構成されており、
ＤＣＴおよびＩＤＣＴ処理両方に対応した積和演算回路
４である。図４において、係数器４１４〜４１９は各回
路内に示した数字を乗算する。点線は符号の反転を表し
ている。この積和演算回路４は端子４０２〜４０５に供
給された信号を２サイクルで処理し、端子４０６〜４０
９に出力する。図５はこの回路４がＤＣＴおよびＩＤＣ
Ｔ処理を行う際の各サイクルにおける切り換え器ｓｗ１
〜ｓｗ８の状態を示したものである。
す。この実施例は加算器４１０〜４１３を含む１組の４
ポイントバタフライ演算器４０１、係数器４１４〜４１
９、切り換え器ｓｗ１〜ｓｗ８、加算器４２０、遅延回
路４２１〜４２４により図示のように構成されており、
ＤＣＴおよびＩＤＣＴ処理両方に対応した積和演算回路
４である。図４において、係数器４１４〜４１９は各回
路内に示した数字を乗算する。点線は符号の反転を表し
ている。この積和演算回路４は端子４０２〜４０５に供
給された信号を２サイクルで処理し、端子４０６〜４０
９に出力する。図５はこの回路４がＤＣＴおよびＩＤＣ
Ｔ処理を行う際の各サイクルにおける切り換え器ｓｗ１
〜ｓｗ８の状態を示したものである。
【００１３】一方、積和演算回路５の実施例の１つを図
６に示す。図６において積和演算回路５は端子６０１に
供給された減算信号列を４サイクルにわたってシリアル
に係数器６０２〜６０５へ供給する。係数器６０２〜６
０５は所定の係数ｋ１〜ｋ４を供給された信号に乗じ、
それぞれ乗算結果と乗算結果の符号を点線のように反転
した信号とが切り換え器６０６に供給される。切り換え
器６０６は供給された信号を各サイクルで切り換え、積
算回路６０７〜６１０に供給する。図７は各サイクルに
おける切り換え器６０６の状態を示す。切り換え器６０
６はＤＣＴとＩＤＣＴとで各サイクルの状態が全く同一
である。積算回路６０７〜６１０は、４サイクルにわた
って供給される信号を積算し、端子６１１〜６１４に出
力する。
６に示す。図６において積和演算回路５は端子６０１に
供給された減算信号列を４サイクルにわたってシリアル
に係数器６０２〜６０５へ供給する。係数器６０２〜６
０５は所定の係数ｋ１〜ｋ４を供給された信号に乗じ、
それぞれ乗算結果と乗算結果の符号を点線のように反転
した信号とが切り換え器６０６に供給される。切り換え
器６０６は供給された信号を各サイクルで切り換え、積
算回路６０７〜６１０に供給する。図７は各サイクルに
おける切り換え器６０６の状態を示す。切り換え器６０
６はＤＣＴとＩＤＣＴとで各サイクルの状態が全く同一
である。積算回路６０７〜６１０は、４サイクルにわた
って供給される信号を積算し、端子６１１〜６１４に出
力する。
【００１４】端子６１１〜６１４に出力された信号は、
重み付け回路６に供給される。図８は重み付け回路６の
実施例の１つを示す。図８において、重み付け回路６は
端子８０１〜８０４に供給された信号にそれぞれ所定の
係数を乗じて端子８０５〜８０８に出力する。図８にお
いて８０９〜８１６は係数器でそれぞれ係数ｗ１、ｉｗ
１〜ｗ４、ｉｗ４を乗じる。８１７〜８２０は切り換え
器である。切り換え器８１７〜８２０はＤＣＴ処理にお
いてはａ側を選択し、ＩＤＣＴ処理においてはｂ側を選
択する。
重み付け回路６に供給される。図８は重み付け回路６の
実施例の１つを示す。図８において、重み付け回路６は
端子８０１〜８０４に供給された信号にそれぞれ所定の
係数を乗じて端子８０５〜８０８に出力する。図８にお
いて８０９〜８１６は係数器でそれぞれ係数ｗ１、ｉｗ
１〜ｗ４、ｉｗ４を乗じる。８１７〜８２０は切り換え
器である。切り換え器８１７〜８２０はＤＣＴ処理にお
いてはａ側を選択し、ＩＤＣＴ処理においてはｂ側を選
択する。
【００１５】次に積和演算回路４と重み付け回路６の出
力は、転置回路７に供給される。このとき、バス制御回
路９は、積和演算回路４からの信号列と重み付け回路６
からの信号列とを図９（ａ）に示すように互い違いに並
べ換えて転置回路７に供給する。転置回路７は８ライン
分（６４個）の入力信号についての上記処理結果を保持
した後、転置する。
力は、転置回路７に供給される。このとき、バス制御回
路９は、積和演算回路４からの信号列と重み付け回路６
からの信号列とを図９（ａ）に示すように互い違いに並
べ換えて転置回路７に供給する。転置回路７は８ライン
分（６４個）の入力信号についての上記処理結果を保持
した後、転置する。
【００１６】次に動き検出回路８は転置回路７に格納さ
れた信号から入力信号中の動き情報を検出する。図１０
は動き検出回路８の実施例の１つである。図１０におい
て動き検出回路８は、転置回路７からＤＣ成分列を供給
される。ＤＣ成分列は各ラインの直流成分から成るもの
である。この動き検出回路８は端子１００１〜１００８
に供給されたＤＣ成分列を奇数ライン列と偶数ライン列
とに分け、それぞれの総和を加算器１０１２〜１０１７
で求めた後、各総和同士の差を減算器１０１８で算出
し、絶対値器１００９によってその絶対値を求めて検出
器１０１０に供給する。検出器１０１０は供給された値
を定数２５６と比較し、２５６より小さい時は動き無
し、２５６以上の時は動き有りを表す動き情報信号を端
子１０１１に出力する。
れた信号から入力信号中の動き情報を検出する。図１０
は動き検出回路８の実施例の１つである。図１０におい
て動き検出回路８は、転置回路７からＤＣ成分列を供給
される。ＤＣ成分列は各ラインの直流成分から成るもの
である。この動き検出回路８は端子１００１〜１００８
に供給されたＤＣ成分列を奇数ライン列と偶数ライン列
とに分け、それぞれの総和を加算器１０１２〜１０１７
で求めた後、各総和同士の差を減算器１０１８で算出
し、絶対値器１００９によってその絶対値を求めて検出
器１０１０に供給する。検出器１０１０は供給された値
を定数２５６と比較し、２５６より小さい時は動き無
し、２５６以上の時は動き有りを表す動き情報信号を端
子１０１１に出力する。
【００１７】この動き情報信号は図１の出力端子２から
出力されると共にバス制御回路９に供給され、以降の処
理方式を決定する。動き無しの場合はバス制御回路９
は、転置回路７から供給される８個ずつの信号に図１の
入力端子１からの信号列と同様の処理過程を与える。す
なわち、図２の分岐ブロック２００から分岐路２０１側
を介しての和算演算回路３への流れで処理され、出力端
子２から順次出力される。また、動き有りの場合は、図
２の分岐ブロック２００から分岐路２０２側を介しての
和算演算回路３への流れで処理される。この場合バス制
御回路９は転置回路７が出力する８個ずつの信号を、図
９（ｂ）の様に並べ換えて和差演算回路３に供給する。
出力されると共にバス制御回路９に供給され、以降の処
理方式を決定する。動き無しの場合はバス制御回路９
は、転置回路７から供給される８個ずつの信号に図１の
入力端子１からの信号列と同様の処理過程を与える。す
なわち、図２の分岐ブロック２００から分岐路２０１側
を介しての和算演算回路３への流れで処理され、出力端
子２から順次出力される。また、動き有りの場合は、図
２の分岐ブロック２００から分岐路２０２側を介しての
和算演算回路３への流れで処理される。この場合バス制
御回路９は転置回路７が出力する８個ずつの信号を、図
９（ｂ）の様に並べ換えて和差演算回路３に供給する。
【００１８】動き無しの場合は、和差演算回路３が出力
する加算信号列は積和演算回路４に供給され、前記した
処理と同様の処理を同様にまた２サイクルで行うと共に
積和演算回路５、重み付け回路６で同様に処理され、各
処理結果を出力端子２から出力する。動き有りの場合
は、和差演算回路３が出力する減算信号列は、今度は加
算信号列と同様に積和演算回路４に供給される。積和演
算回路４を図４の実施例のように構成した場合、処理時
間が短いため、加算信号列と減算信号列それぞれに対す
る処理を順次直列に行っても、積和演算回路５と重み付
け回路６の各処理時間の和以内の時間で処理可能であ
る。積和演算回路４で処理された減算信号列は出力端子
２から出力される。
する加算信号列は積和演算回路４に供給され、前記した
処理と同様の処理を同様にまた２サイクルで行うと共に
積和演算回路５、重み付け回路６で同様に処理され、各
処理結果を出力端子２から出力する。動き有りの場合
は、和差演算回路３が出力する減算信号列は、今度は加
算信号列と同様に積和演算回路４に供給される。積和演
算回路４を図４の実施例のように構成した場合、処理時
間が短いため、加算信号列と減算信号列それぞれに対す
る処理を順次直列に行っても、積和演算回路５と重み付
け回路６の各処理時間の和以内の時間で処理可能であ
る。積和演算回路４で処理された減算信号列は出力端子
２から出力される。
【００１９】図１１は図１の実施例によるＩＤＣＴ処理
過程を表す流れ図である。図１、図１１、において、Ｄ
ＣＴ係数列に先立って動き情報信号が入力端子１に供給
される。動き情報信号が動き無しを示している場合はバ
ス制御回路９は以降入力端子１から８個ずつ供給される
ＤＣＴ係数列を、分岐ブロック１１０１を介して奇数番
と偶数番の４個ずつの信号列に分離し、奇数番信号列を
積和演算回路４に偶数番信号列を重み付け回路６に供給
する。重み付け回路６は、供給された信号にＩＤＣＴ時
の所定の係数を乗じる。図８の重み付け回路６の実施例
では、このとき切り換え器８１７〜８２０をｂ側に選択
する。重み付け回路６の演算結果は、積和演算回路５に
供給される。積和演算回路４を図４の実施例のように構
成した場合、図５に従って切り換え器ｓｗ１〜ｓｗ８を
選択し、２サイクルで処理を行う。積和演算回路５を図
６の実施例のように構成した場合、図７に従って切り換
え器６０６を選択し、４サイクルで処理を行う。
過程を表す流れ図である。図１、図１１、において、Ｄ
ＣＴ係数列に先立って動き情報信号が入力端子１に供給
される。動き情報信号が動き無しを示している場合はバ
ス制御回路９は以降入力端子１から８個ずつ供給される
ＤＣＴ係数列を、分岐ブロック１１０１を介して奇数番
と偶数番の４個ずつの信号列に分離し、奇数番信号列を
積和演算回路４に偶数番信号列を重み付け回路６に供給
する。重み付け回路６は、供給された信号にＩＤＣＴ時
の所定の係数を乗じる。図８の重み付け回路６の実施例
では、このとき切り換え器８１７〜８２０をｂ側に選択
する。重み付け回路６の演算結果は、積和演算回路５に
供給される。積和演算回路４を図４の実施例のように構
成した場合、図５に従って切り換え器ｓｗ１〜ｓｗ８を
選択し、２サイクルで処理を行う。積和演算回路５を図
６の実施例のように構成した場合、図７に従って切り換
え器６０６を選択し、４サイクルで処理を行う。
【００２０】積和演算回路４、積和演算回路５の処理結
果は、バスを経由して和差演算回路３に供給される。こ
のときバス制御回路９は、図９（ｃ）のように信号を並
べ換えて出力端子３０１〜３０８から和差演算回路３に
供給する。和差演算回路３は図３の実施例のように、供
給された信号を対称的に加減算し、その結果は転置回路
７に供給される。
果は、バスを経由して和差演算回路３に供給される。こ
のときバス制御回路９は、図９（ｃ）のように信号を並
べ換えて出力端子３０１〜３０８から和差演算回路３に
供給する。和差演算回路３は図３の実施例のように、供
給された信号を対称的に加減算し、その結果は転置回路
７に供給される。
【００２１】一方、動き情報信号が動き有りを表してい
る場合は、バス制御回路９は、以降８個ずつ入力端子１
に供給される信号を分岐ブロック１１０１を介して４つ
ずつ前半信号列と後半信号列とに分離し、順次、積和演
算回路４に供給する。積和演算回路４で処理された前半
信号列と後半信号列とはバス制御回路９により、図９
（ｃ）のように並べ換えられて、和差演算回路３に供給
される。
る場合は、バス制御回路９は、以降８個ずつ入力端子１
に供給される信号を分岐ブロック１１０１を介して４つ
ずつ前半信号列と後半信号列とに分離し、順次、積和演
算回路４に供給する。積和演算回路４で処理された前半
信号列と後半信号列とはバス制御回路９により、図９
（ｃ）のように並べ換えられて、和差演算回路３に供給
される。
【００２２】和差演算回路３は図３の実施例のように、
供給された信号を対称的に加減算する。バス制御回路９
は和差演算回路３の出力を図９（ｄ）のように並べ換
え、転置回路７に供給する。これ以降の処理は動き情報
信号によらず同一である。転置回路は６４個の信号をバ
ッファに保持した後、転置して信号を８個ずつ出力す
る。８個ずつの信号は前述した図２の動き無しの場合の
ＤＣＴ係数列の処理と同様に処理され、出力端子２から
順次出力される。
供給された信号を対称的に加減算する。バス制御回路９
は和差演算回路３の出力を図９（ｄ）のように並べ換
え、転置回路７に供給する。これ以降の処理は動き情報
信号によらず同一である。転置回路は６４個の信号をバ
ッファに保持した後、転置して信号を８個ずつ出力す
る。８個ずつの信号は前述した図２の動き無しの場合の
ＤＣＴ係数列の処理と同様に処理され、出力端子２から
順次出力される。
【００２３】本実施例においては図２、図１１のいずれ
の処理過程も図１の和差演算回路３、積和演算回路４、
積和演算回路５、重み付け回路６及び転置回路７の構成
を共有している。即ち、図１における回路３〜８は、図
２及び図１１の各回路３〜８と共有される。
の処理過程も図１の和差演算回路３、積和演算回路４、
積和演算回路５、重み付け回路６及び転置回路７の構成
を共有している。即ち、図１における回路３〜８は、図
２及び図１１の各回路３〜８と共有される。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
動き検出処理を二次元離散コサイン変換等の直交変換の
処理中に組み込み、二次元離散コサイン変換処理過程の
変換係数を動き検出に用いるように構成したことによ
り、処理の高速化と回路規模の削減ができる効果があ
る。
動き検出処理を二次元離散コサイン変換等の直交変換の
処理中に組み込み、二次元離散コサイン変換処理過程の
変換係数を動き検出に用いるように構成したことによ
り、処理の高速化と回路規模の削減ができる効果があ
る。
【図１】本発明の実施例を示すブロック図である。
【図２】図１の装置によるＤＣＴの流れ図である。
【図３】図１の装置における和差演算回路３の実施例を
示すブロック図である。
示すブロック図である。
【図４】図１の装置における積和演算回路４の実施例を
示すブロック図である。
示すブロック図である。
【図５】図４の切り換え器のサイクル毎の状態を示す構
成図である。
成図である。
【図６】図１の装置における積和演算回路５の実施例を
示すブロック図である。
示すブロック図である。
【図７】図６中の切り換え器のサイクル毎の状態を示す
構成図である。
構成図である。
【図８】図１の装置における重み付け回路６の実施例を
示すブロック図である。
示すブロック図である。
【図９】図１の装置におけるバス制御回路９の信号並べ
換え順を示す構成図である。
換え順を示す構成図である。
【図１０】図１の装置における動き検出回路８の実施例
を示すブロック図である。
を示すブロック図である。
【図１１】図１の装置によるＩＤＣＴの流れ図である。
【図１２】従来例を示すブロック図である。
【図１３】高速アルゴリズムによる従来例を示すブロッ
ク図である。
ク図である。
【図１４】重み付けの従来例を示すブロック図である。
【図１５】動き情報に対応した従来例を示すブロック図
である。
である。
１ 入力端子 ２ 出力端子 ３ 和差演算回路 ４ 積和演算回路 ５ 積和演算回路 ６ 重み付け回路 ７ 転置回路 ８ 動き検出回路 ９ バス制御回路 １０ バス
Claims (5)
- 【請求項１】 入力信号を所定方向に一次元直交変換処
理する第１の直交変換手段と、 上記第１の直交変換手段から得られる変換係数から入力
信号の動き情報を検出する動き検出手段と、 上記第１の直交変換手段から供給される変換係数を上記
所定方向とは異なる方向に一次元直交変換処理する第２
の直交変換手段とを備えた直交変換装置。 - 【請求項２】 上記動き検出手段は所定方向の変換係数
のうちＤＣ成分のみを用いて動き情報を検出することを
特徴とする請求項１記載の直交変換装置。 - 【請求項３】 上記動き検出手段は所定方向の変換係数
のうち奇数ラインのＤＣ成分の総和と偶数ラインのＤＣ
成分の総和との差の絶対値を用いて動き情報を検出する
ことを特徴とする請求項１記載の直交変換装置。 - 【請求項４】 上記動き検出手段は上記絶対値が所定値
より小さいときは動き無し、上記所定値以上のときは動
き有りの動き情報を決定することを特徴とする請求項３
記載の直交変換装置。 - 【請求項５】 上記動き検出手段から得られる動き情報
の入出力を行う端子を設けたことを特徴とする請求項
１、２、３又は４記載の直交変換装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23790194A JP3630727B2 (ja) | 1994-09-30 | 1994-09-30 | 直交変換装置及び直交変換方法 |
| US08/534,886 US5825676A (en) | 1994-09-30 | 1995-09-27 | Orthogonal converting apparatus |
| US09/087,966 US6201895B1 (en) | 1994-09-30 | 1998-06-01 | Orthogonal converting apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23790194A JP3630727B2 (ja) | 1994-09-30 | 1994-09-30 | 直交変換装置及び直交変換方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08102944A true JPH08102944A (ja) | 1996-04-16 |
| JP3630727B2 JP3630727B2 (ja) | 2005-03-23 |
Family
ID=17022115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23790194A Expired - Fee Related JP3630727B2 (ja) | 1994-09-30 | 1994-09-30 | 直交変換装置及び直交変換方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3630727B2 (ja) |
-
1994
- 1994-09-30 JP JP23790194A patent/JP3630727B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3630727B2 (ja) | 2005-03-23 |
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