JPH0795679B2 - 信号変換器 - Google Patents
信号変換器Info
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- JPH0795679B2 JPH0795679B2 JP1329389A JP32938989A JPH0795679B2 JP H0795679 B2 JPH0795679 B2 JP H0795679B2 JP 1329389 A JP1329389 A JP 1329389A JP 32938989 A JP32938989 A JP 32938989A JP H0795679 B2 JPH0795679 B2 JP H0795679B2
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- JP
- Japan
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- signal
- ecl
- cmos
- level
- clock
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/01855—Interface arrangements synchronous, i.e. using clock signals
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ECL信号をCMOS信号に変換する信号変換器、
特に標準的なVLSI（大規模集積回路）のCMOSプロセス技
術を用いて単一のチップに集積化し得る信号変換器に関
する。
特に標準的なVLSI（大規模集積回路）のCMOSプロセス技
術を用いて単一のチップに集積化し得る信号変換器に関
する。
［従来の技術及び発明が解決しようとする課題］ ある論理ファミリーの信号レベルを他の論理ファミリー
の信号レベルに変換することは周知の技術である。ECL
（エミッタ結合論理）信号レベルをCMOS（相補型金属酸
化物半導体）信号レベルに変換する為の従来の信号変換
器を第３図に示している。この信号変換器（10）は、デ
ータ（ECLデータ入力）及びクロック信号（ECLクロック
及びECL反転クロック）を変換する。ECLデータ入力は、
レベル・シフトされた後、基準電圧と比較されて変換さ
れる。この基準電圧（バンドギャップ基準電圧）は、外
部のバイポーラ回路（図示せず）より供給される。レベ
ル・シフト回路（12）及び（14）は、入力を４ボルト正
方向にレベルシフトすることにより、CMOS比較器（20）
がこれら２つのレベルを比較し、CMOSデータ出力を発生
出来るようにしている。クロック信号の変換もレベル・
シフト回路（16）及び（18）並びにCMOS比較器（22）を
用いて同様に行われる。クロック信号の変換の場合に限
れば、交互に位相の変化するクロック信号が比較器の基
準となるので、外部からのバンドギャップ基準電圧は不
必要である。
の信号レベルに変換することは周知の技術である。ECL
（エミッタ結合論理）信号レベルをCMOS（相補型金属酸
化物半導体）信号レベルに変換する為の従来の信号変換
器を第３図に示している。この信号変換器（10）は、デ
ータ（ECLデータ入力）及びクロック信号（ECLクロック
及びECL反転クロック）を変換する。ECLデータ入力は、
レベル・シフトされた後、基準電圧と比較されて変換さ
れる。この基準電圧（バンドギャップ基準電圧）は、外
部のバイポーラ回路（図示せず）より供給される。レベ
ル・シフト回路（12）及び（14）は、入力を４ボルト正
方向にレベルシフトすることにより、CMOS比較器（20）
がこれら２つのレベルを比較し、CMOSデータ出力を発生
出来るようにしている。クロック信号の変換もレベル・
シフト回路（16）及び（18）並びにCMOS比較器（22）を
用いて同様に行われる。クロック信号の変換の場合に限
れば、交互に位相の変化するクロック信号が比較器の基
準となるので、外部からのバンドギャップ基準電圧は不
必要である。
一般に、レベル・シフト回路（12）、（14）、（16）及
び（18）は、ゼナー・ダイオードであり、他のCMOS回路
と同様にCMOS比較器（20）及び（22）を含む集積回路の
外部に設けられている。CMOS回路は、＋５ボルト及び接
地電位を用いて動作するのが普通であるが、外部バンド
ギャップ基準電圧回路は負電圧を発生するので、負電源
を追加する必要がある。
び（18）は、ゼナー・ダイオードであり、他のCMOS回路
と同様にCMOS比較器（20）及び（22）を含む集積回路の
外部に設けられている。CMOS回路は、＋５ボルト及び接
地電位を用いて動作するのが普通であるが、外部バンド
ギャップ基準電圧回路は負電圧を発生するので、負電源
を追加する必要がある。
従って、本発明の目的は、従来のようにバンドギャップ
基準電圧回路を必要とせず、レベル・シフト回路をVLSI
のCMOSプロセスで形成することにより、単一の電源電圧
で動作する単一のチップの中に他のCMOS回路と共に集積
可能な信号変換器を提供することである。
基準電圧回路を必要とせず、レベル・シフト回路をVLSI
のCMOSプロセスで形成することにより、単一の電源電圧
で動作する単一のチップの中に他のCMOS回路と共に集積
可能な信号変換器を提供することである。
［課題を解決するための手段及び作用］ 本発明によれば、ECL信号をCMOS信号に変換する信号変
換器を提供している。この信号変換器は、差動ECLクロ
ックの入力及びECLデータの入力を有する。基準電圧
は、レベル・シフトされた差動ECLクロック信号を分圧
器を用いて平均化することにより得られる。この基準電
圧及びレベル・シフトされたECLデータ入力がCMOS比較
器で比較され、CMOSのデータ出力が得られる。レベル・
シフト回路、比較器及び分圧器は、総て基準VLSIのCMOS
プロセス技法により集積化することが可能で、且つこの
集積回路は、単一の電源電圧により動作し得る。
換器を提供している。この信号変換器は、差動ECLクロ
ックの入力及びECLデータの入力を有する。基準電圧
は、レベル・シフトされた差動ECLクロック信号を分圧
器を用いて平均化することにより得られる。この基準電
圧及びレベル・シフトされたECLデータ入力がCMOS比較
器で比較され、CMOSのデータ出力が得られる。レベル・
シフト回路、比較器及び分圧器は、総て基準VLSIのCMOS
プロセス技法により集積化することが可能で、且つこの
集積回路は、単一の電源電圧により動作し得る。
［実施例］ 第１図は、ECL論理レベル信号をCMOS論理レベル信号に
変換する本発明の信号変換器の一実施例の回路図であ
る。信号変換器（24）は、データ（ECLデータ入力）及
びクロック信号（ECLクロック及びECL反転クロック）の
両方の信号を変換する。レベル・シフト回路（16）及び
（18）は、夫々のクロック入力を４ボルト正方向にレベ
ルをシフトし、これら２つのレベル・シフトされたクロ
ック信号をCMOS比較器（22）が比較することによりCMOS
に適したクロック信号（CMOSクロック出力）が発生す
る。この位相が交番するクロック信号が比較器（22）の
基準電圧となる。この位相が交番するクロック信号は、
抵抗器（26）及び（28）から成る分圧器にも入力され
る。この分圧器の出力は、レベル・シフトされたECL信
号の高電圧値及びレベル・シフトされたECL信号の低電
圧値の中間の基準電圧を与える。
変換する本発明の信号変換器の一実施例の回路図であ
る。信号変換器（24）は、データ（ECLデータ入力）及
びクロック信号（ECLクロック及びECL反転クロック）の
両方の信号を変換する。レベル・シフト回路（16）及び
（18）は、夫々のクロック入力を４ボルト正方向にレベ
ルをシフトし、これら２つのレベル・シフトされたクロ
ック信号をCMOS比較器（22）が比較することによりCMOS
に適したクロック信号（CMOSクロック出力）が発生す
る。この位相が交番するクロック信号が比較器（22）の
基準電圧となる。この位相が交番するクロック信号は、
抵抗器（26）及び（28）から成る分圧器にも入力され
る。この分圧器の出力は、レベル・シフトされたECL信
号の高電圧値及びレベル・シフトされたECL信号の低電
圧値の中間の基準電圧を与える。
この基準電圧が発生されると、CMOSデータ出力を発生し
得る。ECLデータ入力は、レベル・シフト回路（12）に
より４ボルト正方向にシフトされる。このシフトされた
ECLデータは、CMOS比較器（20）により、分圧器から出
力された基準電圧と比較される。このCMOS比較器（20）
の出力がCMOS論理に適したデータ出力信号となる。分圧
器から出力された基準電圧は、集積回路内で多数のECL
データ入力の変換のために共通使用しても良い。この分
圧器から出力された基準電圧を集積回路内で共通使用す
ることにより、回路全体のノイズを低減することができ
る。
得る。ECLデータ入力は、レベル・シフト回路（12）に
より４ボルト正方向にシフトされる。このシフトされた
ECLデータは、CMOS比較器（20）により、分圧器から出
力された基準電圧と比較される。このCMOS比較器（20）
の出力がCMOS論理に適したデータ出力信号となる。分圧
器から出力された基準電圧は、集積回路内で多数のECL
データ入力の変換のために共通使用しても良い。この分
圧器から出力された基準電圧を集積回路内で共通使用す
ることにより、回路全体のノイズを低減することができ
る。
本発明によるECL/CMOS信号変換器を単一の集積回路内に
組み込むには、抵抗器（26）及び（28）、比較器（20）
及び（22）、並びにレベル・シフト回路（12）、（16）
及び（18）は、標準的なVLSIのCMOSプロセスを用いて形
成される。従って、抵抗器（26）及び（28）は、理論的
には、Ｎウエル、Ｐウエル又はポリシリコンの如きIC抵
抗器を用いて形成すべきである。比較器（20）及び（2
2）は、標準のＮチャネル及びＰチャネルのCMOSトラン
ジスタを用いて形成すべきである。この比較器は、信号
変換器（24）又は、この信号変換器を一部として含む集
積回路の動作仕様に応じて設計される。
組み込むには、抵抗器（26）及び（28）、比較器（20）
及び（22）、並びにレベル・シフト回路（12）、（16）
及び（18）は、標準的なVLSIのCMOSプロセスを用いて形
成される。従って、抵抗器（26）及び（28）は、理論的
には、Ｎウエル、Ｐウエル又はポリシリコンの如きIC抵
抗器を用いて形成すべきである。比較器（20）及び（2
2）は、標準のＮチャネル及びＰチャネルのCMOSトラン
ジスタを用いて形成すべきである。この比較器は、信号
変換器（24）又は、この信号変換器を一部として含む集
積回路の動作仕様に応じて設計される。
単一の電源によりECL/CMOS信号変換器を動作させるに
は、レベル・シフト回路（12）、（16）及び（18）は、
第２図に示した当業者には周知の回路が好適である。第
２図のレベル・シフト回路は、４つのＰチャネルCMOS型
電界効果トランジスタ（32）、（34）、（36）及び（3
8）を含んでいる。トランジスタ（32）及び（34）は、
トランジスタ（36）のゲートをバイアスするバイアス電
圧を発生する分圧器を構成している。従って、トランジ
スタ（36）は、対応する一定のドレイン電流を発生する
飽和領域にバイアスされる。トランジスタ（38）のゲー
ト及びドレインは、ダイオード接続形式で相互接続さ
れ、トランジスタ（36）のドレイン電流と共に、ECL入
力端子（40）及びレベル・シフト出力端子（42）間で４
ボルト正方向にレベル・シフトされる。ECL入力端子（4
0）には、ECLレベル電圧（約−1.8〜−１ボルト）が供
給されるが、レベル・シフト回路は、電源が接地電位
（０ボルト）から５ボルトの間で動作するCMOS集積回路
に組み込まれているという点に留意することが大切であ
る。よって、回路内のどのトランジスタのソース及びド
レイン間には高々５ボルトが印加されるのみであり、ソ
ース又はドレインとＮウエル又は基板との接合間にも高
々８ボルトが印加されるに過ぎない。このような電圧
は、集積化されたCMOS回路が高い信頼性で動作する範囲
の電圧である。所望により更に電源を安定化させる為
に、ダイオード接続したＰチャネルのトランジスタをト
ランジスタ（32）のソースと５ボルトの電源との間に追
加しても良い。
は、レベル・シフト回路（12）、（16）及び（18）は、
第２図に示した当業者には周知の回路が好適である。第
２図のレベル・シフト回路は、４つのＰチャネルCMOS型
電界効果トランジスタ（32）、（34）、（36）及び（3
8）を含んでいる。トランジスタ（32）及び（34）は、
トランジスタ（36）のゲートをバイアスするバイアス電
圧を発生する分圧器を構成している。従って、トランジ
スタ（36）は、対応する一定のドレイン電流を発生する
飽和領域にバイアスされる。トランジスタ（38）のゲー
ト及びドレインは、ダイオード接続形式で相互接続さ
れ、トランジスタ（36）のドレイン電流と共に、ECL入
力端子（40）及びレベル・シフト出力端子（42）間で４
ボルト正方向にレベル・シフトされる。ECL入力端子（4
0）には、ECLレベル電圧（約−1.8〜−１ボルト）が供
給されるが、レベル・シフト回路は、電源が接地電位
（０ボルト）から５ボルトの間で動作するCMOS集積回路
に組み込まれているという点に留意することが大切であ
る。よって、回路内のどのトランジスタのソース及びド
レイン間には高々５ボルトが印加されるのみであり、ソ
ース又はドレインとＮウエル又は基板との接合間にも高
々８ボルトが印加されるに過ぎない。このような電圧
は、集積化されたCMOS回路が高い信頼性で動作する範囲
の電圧である。所望により更に電源を安定化させる為
に、ダイオード接続したＰチャネルのトランジスタをト
ランジスタ（32）のソースと５ボルトの電源との間に追
加しても良い。
従って、本発明の信号変換器は、別のバンドギャップ基
準電圧源を必要とせず、又は外部レベル・シフト回路無
しで実現することが出来る。この信号変換器は、標準CM
OSプロセスを用いて単一のチップ内に集積化可能で、単
一の５ボルト電源により駆動することも出来る。
準電圧源を必要とせず、又は外部レベル・シフト回路無
しで実現することが出来る。この信号変換器は、標準CM
OSプロセスを用いて単一のチップ内に集積化可能で、単
一の５ボルト電源により駆動することも出来る。
以上本発明の好適実施例について説明したが、本発明は
ここに説明した実施例のみに限定されるものではなく、
本発明の要旨を逸脱することなく必要に応じて種々の変
形及び変更を実施し得ることは当業者には明らかであ
る。
ここに説明した実施例のみに限定されるものではなく、
本発明の要旨を逸脱することなく必要に応じて種々の変
形及び変更を実施し得ることは当業者には明らかであ
る。
［発明の効果］ 本発明の信号変換器は、従来のようにバンドギャップ基
準電圧回路を必要とせず、ECLクロック信号及び反転ECL
信号をレベル・シフトさせた信号から基準信号を発生さ
せ、この基準信号をレベル・シフトさせたデータ信号と
比較することによりCMOS信号を発生しており、構成が簡
単となる。また、単一の電源で駆動可能なので、容易に
他のCMOS回路と共に単一チップ中に集積化可能である。
準電圧回路を必要とせず、ECLクロック信号及び反転ECL
信号をレベル・シフトさせた信号から基準信号を発生さ
せ、この基準信号をレベル・シフトさせたデータ信号と
比較することによりCMOS信号を発生しており、構成が簡
単となる。また、単一の電源で駆動可能なので、容易に
他のCMOS回路と共に単一チップ中に集積化可能である。
第１図は、本発明の信号変換器の一実施例のブロック
図、第２図は、第１図のレベル・シフト回路の好適な実
施例の回路図、第３図は、従来の信号変換器のブロック
図である。 （12）：データ・シフト手段 （16）：第１クロック・シフト手段 （18）：第２クロック・シフト手段 （26）及び（28）：分圧手段 （20）：比較手段
図、第２図は、第１図のレベル・シフト回路の好適な実
施例の回路図、第３図は、従来の信号変換器のブロック
図である。 （12）：データ・シフト手段 （16）：第１クロック・シフト手段 （18）：第２クロック・シフト手段 （26）及び（28）：分圧手段 （20）：比較手段
Claims (1)
- 【請求項１】単一の電源によって駆動される信号変換器
であって、 ECLデータ信号をレベル・シフトさせるデータ・シフト
手段と、 ECLクロック信号をレベル・シフトさせる第１クロック
・シフト手段と、 反転ECLクロック信号をレベル・シフトさせる第２クロ
ック・シフト手段と、 上記第１及び第２クロック・シフト手段の出力を分圧し
て、基準信号を発生する分圧手段と、 上記基準信号及び上記データ・シフト手段の出力信号と
を比較し、CMOSデータ信号を発生する比較手段とを具え
ることを特徴とする信号変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/287,826 US4891535A (en) | 1988-12-20 | 1988-12-20 | Single supply ECL to CMOS converter |
| US287826 | 1988-12-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02224414A JPH02224414A (ja) | 1990-09-06 |
| JPH0795679B2 true JPH0795679B2 (ja) | 1995-10-11 |
Family
ID=23104525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1329389A Expired - Lifetime JPH0795679B2 (ja) | 1988-12-20 | 1989-12-19 | 信号変換器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4891535A (ja) |
| EP (1) | EP0375123B1 (ja) |
| JP (1) | JPH0795679B2 (ja) |
| DE (1) | DE68917444T2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01265718A (ja) * | 1988-04-18 | 1989-10-23 | Toshiba Corp | シュミットトリガ回路 |
| JP2549729B2 (ja) * | 1989-04-26 | 1996-10-30 | 株式会社東芝 | 半導体集積回路 |
| US5160859A (en) * | 1990-10-22 | 1992-11-03 | National Semiconductor Corporation | Synchronous internal clock distribution |
| US5155391A (en) * | 1990-10-22 | 1992-10-13 | National Semiconductor Corporation | Synchronous internal clock distribution |
| US5450024A (en) * | 1994-01-19 | 1995-09-12 | Alcatel Network Systems, Inc. | ECL to CMOS signal converter circuit including toggle-fault detection |
| US6211699B1 (en) | 1999-04-14 | 2001-04-03 | Micro Linear Corporation | High performance CML to CMOS converter |
| JP3252830B2 (ja) * | 1999-05-28 | 2002-02-04 | 日本電気株式会社 | レベル変換回路 |
| CH695956A5 (fr) | 2001-04-02 | 2006-10-31 | Agabekov Sa | Elément d'éclairage. |
| KR100933677B1 (ko) * | 2008-04-30 | 2009-12-23 | 주식회사 하이닉스반도체 | 반도체 소자 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3369615D1 (en) * | 1982-07-30 | 1987-03-05 | Toshiba Kk | Differential voltage amplifier |
| JPS60173922A (ja) * | 1984-02-17 | 1985-09-07 | Fujitsu Ltd | 変換回路 |
| JPH0644705B2 (ja) * | 1984-07-20 | 1994-06-08 | 株式会社日立製作所 | 半導体回路 |
| CA1241707A (en) * | 1985-02-13 | 1988-09-06 | John G. Hogeboom | Digital line receiver |
| US4719372A (en) * | 1986-02-03 | 1988-01-12 | International Business Machines Corporation | Multiplying interface circuit for level shifting between FET and TTL levels |
| US4810908A (en) * | 1986-12-01 | 1989-03-07 | Hirokazu Suzuki | Semiconductor logic circuit comprising clock driver and clocked logic circuit |
| US4700087A (en) * | 1986-12-23 | 1987-10-13 | Tektronix, Inc. | Logic signal level conversion circuit |
| US4761567A (en) * | 1987-05-20 | 1988-08-02 | Advanced Micro Devices, Inc. | Clock scheme for VLSI systems |
| US4767951A (en) * | 1987-06-30 | 1988-08-30 | Hewlett-Packard Company | ECL to NMOS converter |
| US4849659A (en) * | 1987-12-15 | 1989-07-18 | North American Philips Corporation, Signetics Division | Emitter-coupled logic circuit with three-state capability |
-
1988
- 1988-12-20 US US07/287,826 patent/US4891535A/en not_active Expired - Lifetime
-
1989
- 1989-10-18 EP EP89310736A patent/EP0375123B1/en not_active Expired - Lifetime
- 1989-10-18 DE DE68917444T patent/DE68917444T2/de not_active Expired - Fee Related
- 1989-12-19 JP JP1329389A patent/JPH0795679B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0375123A3 (en) | 1990-12-05 |
| JPH02224414A (ja) | 1990-09-06 |
| US4891535A (en) | 1990-01-02 |
| DE68917444T2 (de) | 1995-05-04 |
| EP0375123A2 (en) | 1990-06-27 |
| EP0375123B1 (en) | 1994-08-10 |
| DE68917444D1 (de) | 1994-09-15 |
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