JPH0795181A

JPH0795181A - 時分割アラ−ム検出回路

Info

Publication number: JPH0795181A
Application number: JP5256250A
Authority: JP
Inventors: Norihiro Yoshida; 典弘吉田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-09-21
Filing date: 1993-09-21
Publication date: 1995-04-07

Abstract

(57)【要約】【目的】時分割アラーム検出回路に関し、回路規模を削
減しチャネル数の増加に対して回路規模の増大を抑える
ものである。【構成】ｍ個のｎビットシフトレジスタ（１〜４）と、
一の入力端にこのシフトレジスタの各々の出力が入力さ
れ、他の入力端にｎチャンネルの時分割多重化されたア
ラームデータが入力されるｍ個のアンドゲート回路（１
１〜４１）と、これらの出力と他のアダー回路のキャリ
ーを加算する（ｍ−１）個のアダー回路（１０〜３０）
と、前記アンドゲート回路の出力とアラームデータを加
算する１個のアダー回路（４０）と、前記（ｍ−１）個
のアダー回路及び１個のアダー回路の出力は、各々対応
するシフトレジスタの入力側に帰還され、更に、アダー
回路の出力で構成される２^mまでの所定値をデコードす
るデコード回路５を有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、時分割アラーム検出回
路に関し、特に時分割されたアラーム信号を検出し、ア
ラーム信号が継続して発生した時、アラームを発生する
ようにした時分割アラーム検出回路に関する。

【０００２】

【従来の技術】図８は、従来の時分割アラーム検出回路
の一例である。図において５０は、ｎチャネル分のシリ
アルデータとして入力するアラームデータを入力ＩＮか
ら順次シフトして入力するシフトレジスタである。

【０００３】シフトレジスタ５０に入力されたシリアル
データは、ｎ個のチャネル毎にシリアル／パラレル変換
される。６０は、カウンタであり、ｎ個のチャネル分即
ち、ｎ個の個別カウンタ回路を有する。

【０００４】ｎ個の個別カウンタ回路の各々は、各チャ
ネル毎にアラームデータ中の連続するアラーム信号を計
数する。７０は、デコーダであり、カウンタ６０と同様
に各チャネル対応にｎ個の個別デコーダ回路を有する。
個別デコーダ回路は、対応するカウンタが連続する所定
数のアラーム信号を計数したことを検出すると検出信号
を出力する。

【０００５】８０は、オア回路であり、ｎ個の個別デコ
ーダ回路に接続され、いずれかの個別デコーダ回路が、
所定数の連続するアラーム信号を計数したことを検出
し、検出信号を出力されると、その信号をアラームとし
て出力する。

【０００６】図９は、かかる図８の従来の時分割アラー
ム検出回路に対応する動作タイムチャートである。図９
（ａ）は、シフトレジスタ５０に対し、シフト動作を行
わすクロックである。したがって、入力端ＩＮに入力さ
れるアラームデータは、このクロックに同期して、シフ
トレジスタ５０を順次シフトされる。

【０００７】図９（ｂ）は、シリアルに時分割されてい
るアラームデータであり、簡単のため３チャネル分の多
重化アラームデータとして示されている。したがって、
かかる場合、図８において、ｎチャネルシフトレジスタ
は、３ビットシフト動作を行うレジスタである。

【０００８】更に、カウンタ６０は、それぞれのチャネ
ルのアラームデータ中のアラーム信号を計数する３つの
個別のカウンタ回路で構成される。又、デコーダ７０
は、それぞれ３つの個別のカウンタ回路に対応して、３
つの個別のデコーダ回路を有する。

【０００９】今、２チャネルに障害が生じていると想定
する。したがって２チャネルのタイムスロットのビット
が正論理“Ｈ”でアラーム信号を表示している。このア
ラーム信号は、疑似的な障害で発生されている場合もあ
るので、図９の例では保護動作としてがアラーム信号が
９回連続して検出される時、アラームが発出される。

【００１０】図９（ｃ）乃至（ｅ）は、カウンタ６０を
構成する各チャネルに対応して設けられる３つの個別カ
ウンタの状態を示している。即ち、チャネル１（ｃ）及
びチャネル（ｅ）に対応する個別カウンタの値は、０の
ままである。

【００１１】これに対し、チャネル２（ｄ）に対する個
別カウンタの値は、順次１、２、３・・と９迄歩進され
る。したがって、デコーダ７０のチャネル２に対応する
個別のデコーダ回路がこれを検出し、オアゲート回路８
０を通してアラームを発出する（図９（ｆ））。

【００１２】

【発明が解決しようとする課題】上記の如き従来回路で
は、チャネル数が１つ増えると、シフトレジスタ５０を
構成するフリップ・フロップ（ＦＦ）が１個、更に個別
カウンタ回路及び個別デコーダ回路が１個ずつ増える。
したがってチャネル数の増加に伴い、比例してゲート数
が増加する。

【００１３】したがって、本発明は、回路規模を削減し
チャネル数の増加に対しても回路規模が拡大するのを防
ぐことが可能な時分割アラーム検出回路を提供すること
を目的とする。

【００１４】

【課題を解決するための手段及び作用】図１は、本発明
の原理図であり、図２はその動作説明図である。図１に
おいて、１〜ｍは、ｍ個のｎビットシフトレジスタであ
る。ｍ個のアンドゲート回路（１１〜ｍ１）の一の入力
端には、このシフトレジスタ（１〜ｍ）の各々の出力が
入力され、他の入力端にはｎチャンネルの時分割多重化
されたアラームデータが入力される。

【００１５】１０〜ｍ０は、ｍ個のアダー回路である。
その内（ｍ−１）個のアダー回路（１０〜３０・・）
は、アンドゲート回路の出力と他のアダー回路のキャリ
ーを加算する。他の１個のアダー回路（ｍ０）は、アン
ドゲート回路（ｍ１）の出力と前記アラームデータを加
算する。

【００１６】ｍ個のアダー回路（１０〜ｍ０）の出力
は、各々対応するシフトレジスタ（１〜ｍ）の入力側に
帰還される。ｍ個のアダー回路（１０〜ｍ０）の出力で
構成される２^mまでの所定値をデコードするデコード回
路５を有して構成される。

【００１７】上記のように本発明では、ｎビットシフト
レジスタ（１〜ｍ）を保護段数を与える数に対応して設
けている。即ち、保護段数が８までであれば、ｎビット
シフトレジスタ（１〜ｍ）は、３個、１６までであれば
４個備えられる。

【００１８】そして、シフトレジスタ（１〜ｍ）の各々
は、各チャネルのアラーム信号をアダー回路（１０〜ｍ
０）で計数し、その結果を保持する機能を有する。

【００１９】更に、アンドゲート回路（１１〜ｍ１）及
びアダー回路（１０〜ｍ０）は、各チャネルに対して共
通に設ければよい。

【００２０】

【実施例】図２は、本発明の実施例のブロック図であ
る。以下各図において、同一又は類似のものには同一の
記号及び数字を付して説明する。

【００２１】図２に示される実施例は、４８ビット即
ち、４８チャネルのアラーム信号を時分割多重し、かつ
アラーム保護回数を９とした時の構成である。したがっ
て、４つのシフトレジスタ１〜４を有し、シフトレジス
タ１〜４の各々は、４８ビット分の段数を有するフリッ
プ・フロップで構成される。

【００２２】各段のフリップ・フロップは、共通にシフ
ト用クロックＣＬＫが供給される。最終段のフリップ・
フロップの出力は、それぞれ対応するアンドゲート回路
１１〜４１の一の入力端に導かれる。アンドゲート回路
１１〜４１の他の入力端は、共通に入力端ＩＮから入力
されるシリアル形式のアラームデータが入力される。

【００２３】アンドゲート回路１１〜４１のの出力は、
それぞれアダー回路１０〜４０のＢ入力に入力される。
更に、アダー回路１０のＡ入力端には、アダー回路２０
からのキャリーが、アダー回路２０のＡ入力端には、ア
ダー回路３０からのキャリーが、アダー回路３０のＡ入
力端には、アダー回路４０からのキャリーが入力され
る。又アダー回路４０のＡ入力端にはアラームデータが
入力される。

【００２４】したがって、アダー回路１０〜４０のそれ
ぞれは、Ａ及びＢ入力端の入力を加算し、その結果をＳ
出力端に出力し、キャリーが生じる場合は、Ｃ出力端か
ら出力する。更に、各アダー回路のＳ出力端からの出力
は、対応するシフトレジスタの一段目のフリップ・フロ
ップに帰還される。

【００２５】デコーダ５は、アラームデータ中のいずれ
かのチャネルにおいて９回連続して発生するアラーム信
号を検出する。したがって、かかる９回のアラーム信号
の連続を検出する場合は、アダー回路１０〜４０の出力
は“１００１”の論理組み合わせとなる。

【００２６】図３は、図２の実施例の動作タイムチャー
トである。図３（ａ）は、クロックＣＬＫであり、これ
に同期してシフトレジスタ１〜４のシフト動作が行われ
る。

【００２７】図３（ｂ）は、シリアル形式のアラームデ
ータであり、４８チャネルを一フレームとしている。図
３（ｃ）〜（ｆ）は、各アダー回路１０〜４０の出力で
あり、特にチャネル２についての状態、即ち、１フレー
ム目から９フレーム目まで連続してアラーム信号が存在
し、これをアダー回路１０〜４０で計数していく状態を
示している。

【００２８】したがって、図３（ｃ）〜（ｆ）におい
て、９フレーム目では、アダー回路１０及び４０の出力
が“１”であり、アダー回路２０及び３０の出力が
“０”である。これにより、デコーダ５は、計数値９を
検出して、アラーム（図３（ｆ））を出力する。

【００２９】尚、連続するアラーム信号が途中で無くな
ると、アンドゲート１１〜４１のアラームデータ入力
は、全て“０”となるのでアダー回路１０〜４０は、リ
セットされ、再びたびアダー回路１０〜４０は、１から
計数を始めることになる。

【００３０】以上の実施例説明において、アラームデー
タは、フレーム毎に連続する状態を想定して説明を行っ
て来た。しかし、システムによってかかる場合に限られ
ず、フレーム毎に連続しない場合がある。

【００３１】例えば、高次群同期網（ＳＤＨ）において
は、システム内で生成されるフレームパルスを制御信号
として、フレーム毎に間隔を設けるようにされる。図４
及び図６は、本発明をかかるシステムに適用する場合の
例であり、図５及び図７はこれらに対する動作タイムチ
ャートである。

【００３２】図４及び図６の回路は、ＳＴＭ−４フレー
ムのＬＯＰ（ＬｏｓｓＯｆＰｏｉｎｔｅｒ）の検出
において、ＣＩＥＲＲ（Ｃｏｎｃａｔｅｎａｔｉｏｎ
Ｉｎｄｉｃａｔｉｏｎエラー）が連続８≦Ｎ≦１０
受信の時、ＬＯＰ（アラーム）となるように制御するた
めのものである。

【００３３】更に具体的には、ＳＴＭ−４フレームのＣ
Ｈ２〜ＣＨ１２のＨ１、Ｈ２バイトをＣＩ検出回路で検
出した出力から上記ＣＩＥＲＲが連続８≦Ｎ≦１０受
信の時、ＬＯＰ（アラーム）となるように制御するため
のものである。

【００３４】図４は、クロックマスク型回路であり、６
は、ＣＨ２〜ＣＨ１２のＨ１、Ｈ２バイトに対するＣＩ
検出回路である。図中、オアゲート回路７以外は、図
１、図２に関して説明したものと同様である。

【００３５】オアゲート回路７には、システム内で生成
されるクロック及び制御信号が入力される。ここで制御
信号は、システム内で生成されるフレームパルスであ
る。この回路は、ＣＩ検出回路６で検出した結果を１２
段のシフトレジスタに取り込み、次の検出結果が出るま
でシフトレジスタのクロックを制御信号でマスクし、状
態を維持するものである。

【００３６】図５は、図４の回路に対応する動作タイム
チャートであり、特に図５（ｂ）は、制御信号によりク
ロックをマスクしたオアゲート回路７の出力である。し
たがって、クロックがマスクされた期間においてシフト
レジスタのシフト動作は停止し、状態が維持される。

【００３７】図５（ｈ）は、デコード回路５のアラーム
であり、アダー回路１０〜４０がＣＩ検出回路６で検出
したエラー結果が８回連続したことを計数した時に、出
力される。

【００３８】図６は、セレクタ型回路であり、ＣＩ検出
回路６で検出した結果を１２段のシフトレジスタに取り
込み、次の検出結果が出るまでシフトレジスタ内のデー
タをループさせる機能を有する。かかる機能は、セレク
タ７１〜７４によって行われる。たの構成は、図１、図
２において説明した実施例回路と同様である。

【００３９】即ち、セレクタ７１〜７４は、システム内
で生成されるフレームパルスを制御信号として用い、こ
れによりシフトレジスタ１〜４の出力とアダー回路１０
〜４０の出力とを切り換えて、シフトレジスタ１〜４に
ループ帰還させる機能を有する。

【００４０】図７は、図６の回路に対する動作タイムチ
ャートであり、特に図７（ｃ）は、制御信号であり、制
御信号の存在する期間中、シフトレジスタ内のデータが
そのままループ帰還され状態が保持される。

【００４１】図４の実施例と同様に、アダー回路１０〜
４０がＣＩ検出回路６で検出したエラー結果が８回連続
したことを計数した時に、デコード回路５からアラーム
が出力される。

【００４２】

【発明の効果】以上実施例にしたがい本発明を説明した
ように、本発明では、全てのチャネルに共通にアダー回
路が用意され、更に従来回路においてシリアルデータを
保持するためシフトレジスタを用意する構成に変え、各
チャネルのアラーム検出のための保護段数を保持するた
めにシフトレジスタをを用いている。

【００４３】したがって、チャネルが増加した場合であ
っても、回路規模の大きな拡大を回避することができ
る。即ち、チャネルが１つ増加した場合、保護段数が１
〜３であれば、フリップ・フロップ（ＦＦ）１個、４〜
７であれば、ＦＦ３個、８〜１５であればＦＦ４個の追
加で済む。したがって、チャネル数の増加に伴うゲート
数の増加は、従来回路より少ない。

【図面の簡単な説明】

【図１】本発明の原理図を示すブロック図である。

【図２】本発明の一実施例を示すブロック図である。

【図３】図２に示す実施例の動作タイムチャートであ
る。

【図４】本発明の適用例（その１）を示すブロック図で
ある。

【図５】本発明の適用例（その１）の動作タイムチャー
トである。

【図６】本発明の適用例（その２）を示すブロック図で
ある。

【図７】本発明の適用例（その２）の動作タイムチャー
トである。

【図８】従来例を示すブロック図である。

【図９】従来例の動作タイムチャートである。

【符号の説明】

１〜４ｎビットシフトレジスタ１１、２１、３１、４１アンドゲート回路１０、２０、３０、４０アダー回路５ｍ段デコード回路

Claims

【特許請求の範囲】

【請求項１】ｍ個のｎビットシフトレジスタ（１〜４）
と、一の入力端に該シフトレジスタ（１〜４）の各々の出力
が入力され、他の入力端にｎチャンネルの時分割多重化
されたアラームデータが入力されるｍ個のアンドゲート
回路（１１〜４１）と、該アンドゲート回路（１１〜４１）の出力と他のアダー
回路のキャリーを加算する（ｍ−１）個のアダー回路
（１０〜３０）と、該アンドゲート回路（１１〜４１）の出力と該アラーム
データを加算する１個のアダー回路（４０）と、該（ｍ−１）個のアダー回路（１０〜３０）及び１個の
アダー回路（４０）の出力は、各々対応するシフトレジ
スタ（１〜４）の入力側に帰還され、更に、該（ｍ−１）個のアダー回路（１０〜３０）及び
１個のアダー回路（４０）の出力で構成される２^mまで
の所定値をデコードするデコード回路５を有して構成さ
れたことを特徴とする時分割アラーム検出回路。
【請求項２】請求項１において、前記ｍ個の値は、アラーム保護回数２^mに対応して設定
されることを特徴とする時分割アラーム検出回路。
【請求項３】請求項１において、前記ｍ個のｎビットシフトレジスタ（１〜４）の各々
は、クロックに同期してシフト動作されるとともに、該
クロックを制御信号によりマスクして該ｍ個のｎビット
シフトレジスタ（１〜４）に入力されないように制御す
ることを特徴とする時分割アラーム検出回路。
【請求項４】請求項１において、更に、前記ｍ個のｎビットシフトレジスタ（１〜４）の
各々に対応して、ｍ個のセレクタ（７１〜７４）を備
え、制御信号により、該ｍ個のｎビットシフトレジスタ
（１〜４）の出力を入力側に帰還し又は、前記（ｍ−
１）個のアダー回路（１０〜３０）及び１個のアダー回
路（４０）の出力を、各々対応するシフトレジスタ（１
〜４）の入力側に帰還するように選択制御するように構
成されたことを特徴とする時分割アラーム検出回路。