JPH0794591A - 半導体集積回路装置の設計方法 - Google Patents
半導体集積回路装置の設計方法Info
- Publication number
- JPH0794591A JPH0794591A JP5237047A JP23704793A JPH0794591A JP H0794591 A JPH0794591 A JP H0794591A JP 5237047 A JP5237047 A JP 5237047A JP 23704793 A JP23704793 A JP 23704793A JP H0794591 A JPH0794591 A JP H0794591A
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- JP
- Japan
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- transistors
- group
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- transistor
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Abstract
(57)【要約】
【目的】トランジスタをグループ毎に指定された高さで
多段に配置し、サイズが様々なトランジスタをデッドス
ペースを少なくレイアウトとすると共に、上下左右の隣
接するトランジスタで拡散層を共有させて更に面積縮小
を図る。 【構成】まず全てのトランジスタの中から、Ｐ・Ｎそれ
ぞれの最大のトランジスタサイズを抽出し、Ｐ・Ｎそれ
ぞれの領域の高さ及び領域間の間隔を決定する。次に接
続記述のグループ情報に従ってグループ毎に該Ｐ・Ｎそ
れぞれの高さで、それぞれの領域内では上下左右で隣接
するトランジスタができる限り多く拡散層を共有する様
に、また、ＰとＮの領域間では領域間のトランジスタを
接続する配線ができるだけ少なくなるように配置する。
グループ高さは一定であるので、続いてグループの配置
・配線を従来のマスタースラス方式での配置手法で行
う。 【効果】サイズの様々なトランジスタの自動設計をデッ
ドスペースが少なく実現する。
多段に配置し、サイズが様々なトランジスタをデッドス
ペースを少なくレイアウトとすると共に、上下左右の隣
接するトランジスタで拡散層を共有させて更に面積縮小
を図る。 【構成】まず全てのトランジスタの中から、Ｐ・Ｎそれ
ぞれの最大のトランジスタサイズを抽出し、Ｐ・Ｎそれ
ぞれの領域の高さ及び領域間の間隔を決定する。次に接
続記述のグループ情報に従ってグループ毎に該Ｐ・Ｎそ
れぞれの高さで、それぞれの領域内では上下左右で隣接
するトランジスタができる限り多く拡散層を共有する様
に、また、ＰとＮの領域間では領域間のトランジスタを
接続する配線ができるだけ少なくなるように配置する。
グループ高さは一定であるので、続いてグループの配置
・配線を従来のマスタースラス方式での配置手法で行
う。 【効果】サイズの様々なトランジスタの自動設計をデッ
ドスペースが少なく実現する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
設計方法に関する。
設計方法に関する。
【０００２】
【従来の技術】従来は、サイズの異なるトランジスタか
らなるＣＭＯＳ回路のトランジスタレベルでの自動設計
は行われていなかった。従来は、同じ大きさのトランジ
スタを拡散層の共有をできるだけ多くするようにＰＮ各
一列に配置していた。しかし、大きさの異なるトランジ
スタを該手法で配置するとトランジスタ列に凸凹ができ
てしまい、デッドスペースが多くなるという問題点があ
った。
らなるＣＭＯＳ回路のトランジスタレベルでの自動設計
は行われていなかった。従来は、同じ大きさのトランジ
スタを拡散層の共有をできるだけ多くするようにＰＮ各
一列に配置していた。しかし、大きさの異なるトランジ
スタを該手法で配置するとトランジスタ列に凸凹ができ
てしまい、デッドスペースが多くなるという問題点があ
った。
【０００３】
【発明が解決しようとする課題】本発明は、上記の問題
を解決しようとするもので、サイズの異なるトランジス
タを最大トランジスタサイズに合わせて多段に配置する
事でデッドスペースを減らすものである。さらに、該配
置は左右上下で隣接するトランジスタとできる限り多く
拡散層を共有させ面積縮小をはかる。また、該トランジ
スタの配置を指定されたグループ毎に行う事により、効
率よく簡単化してレイアウトする事ができる。
を解決しようとするもので、サイズの異なるトランジス
タを最大トランジスタサイズに合わせて多段に配置する
事でデッドスペースを減らすものである。さらに、該配
置は左右上下で隣接するトランジスタとできる限り多く
拡散層を共有させ面積縮小をはかる。また、該トランジ
スタの配置を指定されたグループ毎に行う事により、効
率よく簡単化してレイアウトする事ができる。
【０００４】
【課題を解決するための手段】本発明を実現する手段と
してまず、全てのトランジスタの中から、Ｐ・Ｎそれぞ
れの最大のトランジスタサイズを抽出し、グループ内の
Ｐチャネルトランジスタ領域・Ｎチャネルトランジスタ
領域の高さ及びＰチャネル領域とＮチャネル領域の間隔
を決定する。次に接続記述のグループ情報に従ってグル
ープ毎に該Ｐ・Ｎそれぞれの高さにレイアウトをする。
この際、図１０に示した様に、Ｐ・Ｎそれぞれでは上下
左右で隣接するトランジスタができる限り多く拡散層を
共有する配置を行う。また、グループ内のＰとＮの領域
ではその領域同士のトランジスタを接続する配線ができ
るだけ少なくなるように配置する。次に該トランジスタ
配置されたグループの配置を行う。グループは図１１に
示したように、横方向がＰまたはＮの列、縦方向がＰ・
Ｎそれぞれの領域がＰＮＮＰＰＮまたはＮＰＰＮＮＰの
様に交互になるように並べる。グループ高さは一定であ
るので、続いてグループの配置・配線を従来のマスター
スラス方式での配置手法で効率よく行う事ができる。
してまず、全てのトランジスタの中から、Ｐ・Ｎそれぞ
れの最大のトランジスタサイズを抽出し、グループ内の
Ｐチャネルトランジスタ領域・Ｎチャネルトランジスタ
領域の高さ及びＰチャネル領域とＮチャネル領域の間隔
を決定する。次に接続記述のグループ情報に従ってグル
ープ毎に該Ｐ・Ｎそれぞれの高さにレイアウトをする。
この際、図１０に示した様に、Ｐ・Ｎそれぞれでは上下
左右で隣接するトランジスタができる限り多く拡散層を
共有する配置を行う。また、グループ内のＰとＮの領域
ではその領域同士のトランジスタを接続する配線ができ
るだけ少なくなるように配置する。次に該トランジスタ
配置されたグループの配置を行う。グループは図１１に
示したように、横方向がＰまたはＮの列、縦方向がＰ・
Ｎそれぞれの領域がＰＮＮＰＰＮまたはＮＰＰＮＮＰの
様に交互になるように並べる。グループ高さは一定であ
るので、続いてグループの配置・配線を従来のマスター
スラス方式での配置手法で効率よく行う事ができる。
【０００５】また、グループ内のトランジスタ配置を行
う手段のひとつとして、グループ内のトランジスタのソ
ースまたはドレインにつながるネットをノード、トラン
ジスタをエッジとしたときにその接続を現すグラフを作
成、該グラフを従来の手法により平面化し、該平面化さ
れたグラフにおいて同じｘ座標にあるノードがあっても
よいがエッジでつながっているノード同士はどちらが左
かを決めることにより、ノードの左からの順序を決定す
るグラフの変形を行う。該グラフの変形では、縦方向に
並ぶエッジの大きさすなわちトランジスタの高さの和が
トランジスタ領域の高さにできる限り近くなるように
し、該グラフの位置関係でトランジスタの配置をおこな
う。
う手段のひとつとして、グループ内のトランジスタのソ
ースまたはドレインにつながるネットをノード、トラン
ジスタをエッジとしたときにその接続を現すグラフを作
成、該グラフを従来の手法により平面化し、該平面化さ
れたグラフにおいて同じｘ座標にあるノードがあっても
よいがエッジでつながっているノード同士はどちらが左
かを決めることにより、ノードの左からの順序を決定す
るグラフの変形を行う。該グラフの変形では、縦方向に
並ぶエッジの大きさすなわちトランジスタの高さの和が
トランジスタ領域の高さにできる限り近くなるように
し、該グラフの位置関係でトランジスタの配置をおこな
う。
【０００６】
【作用】本発明によれば、従来のようにＰチャネルトラ
ンジスタ、Ｎチャネルトランジスタを１列に並べるので
なく、グループ毎に拡散層の共有、面積最少化したトラ
ンジスタの多段配置の決められた高さでトランジスタを
多段に積み上げることによりトランジスタサイズが異な
ってもデッドスペースを少なくする事ができる。また、
トランジスタの配置は上下左右のトランジスタが拡散層
をできる限り多く共有するように、またグループ内の配
線をできる限り少なくするように配置することにより、
配線数を最小にする事ができる。
ンジスタ、Ｎチャネルトランジスタを１列に並べるので
なく、グループ毎に拡散層の共有、面積最少化したトラ
ンジスタの多段配置の決められた高さでトランジスタを
多段に積み上げることによりトランジスタサイズが異な
ってもデッドスペースを少なくする事ができる。また、
トランジスタの配置は上下左右のトランジスタが拡散層
をできる限り多く共有するように、またグループ内の配
線をできる限り少なくするように配置することにより、
配線数を最小にする事ができる。
【０００７】また、グループごとにトランジスタ配置を
行い、グループ配置と配線のステップでは該グループを
矩形として扱えるので、グループの配置・配線は従来の
マスタスライス方式での配置配線手法を用いる事がで
き、効率よくレイアウトする事ができる。
行い、グループ配置と配線のステップでは該グループを
矩形として扱えるので、グループの配置・配線は従来の
マスタスライス方式での配置配線手法を用いる事がで
き、効率よくレイアウトする事ができる。
【０００８】
【実施例】図１に本発明の処理手順を示す。まず、ステ
ップ１１で、すべてのトランジスタのトランジスタサイ
ズ１のデータの中から、Ｐ・Ｎそれぞれの最大のトラン
ジスタサイズを抽出し、グループのレイアウト高さを決
定する。次に、ステップ１２で、グループ情報２のデー
タに従って、グループ毎にステップ１１で決めたＰ・Ｎ
それぞれの高さにレイアウトをする。この際、Ｐ・Ｎそ
れぞれでは上下左右で隣接するトランジスタがなるべく
多く拡散層を共有する配置を行う。また、接続記述３の
データによりグループ内のＰとＮの領域ではその領域同
士のトランジスタを接続する配線ができるだけ少なくな
るように接続のあるトランジスタを近くに配置する。こ
こで、Ｐ・Ｎそれぞれの領域間の間隔は全てのグループ
とも一定にする。次に、ステップ１３で該トランジスタ
配置されたグループの配置を行う。Ｐ・Ｎそれぞれの高
さはステップ１１で決められた一定値であり、Ｐ・Ｎ間
の高さも全てのグループで一定であるのでグループ全体
の高さも一定である。従って、グループは同じ高さの矩
形として扱え該グループの配置は従来のマスタースライ
スでの配置手法で効率よく行う事ができる。ステップ１
４での配線も同様に従来の配線手法を用いる事ができ
る。
ップ１１で、すべてのトランジスタのトランジスタサイ
ズ１のデータの中から、Ｐ・Ｎそれぞれの最大のトラン
ジスタサイズを抽出し、グループのレイアウト高さを決
定する。次に、ステップ１２で、グループ情報２のデー
タに従って、グループ毎にステップ１１で決めたＰ・Ｎ
それぞれの高さにレイアウトをする。この際、Ｐ・Ｎそ
れぞれでは上下左右で隣接するトランジスタがなるべく
多く拡散層を共有する配置を行う。また、接続記述３の
データによりグループ内のＰとＮの領域ではその領域同
士のトランジスタを接続する配線ができるだけ少なくな
るように接続のあるトランジスタを近くに配置する。こ
こで、Ｐ・Ｎそれぞれの領域間の間隔は全てのグループ
とも一定にする。次に、ステップ１３で該トランジスタ
配置されたグループの配置を行う。Ｐ・Ｎそれぞれの高
さはステップ１１で決められた一定値であり、Ｐ・Ｎ間
の高さも全てのグループで一定であるのでグループ全体
の高さも一定である。従って、グループは同じ高さの矩
形として扱え該グループの配置は従来のマスタースライ
スでの配置手法で効率よく行う事ができる。ステップ１
４での配線も同様に従来の配線手法を用いる事ができ
る。
【０００９】図２に本発明の第二の実施例の処理手順を
示す。ステップ２１で第一の実施例同様にトランジスタ
サイズ１からＰ・Ｎそれぞれの領域の高さ及びＰ・Ｎ領
域間の間隔を決定する。次に、ステップ２２で、グルー
プ内のトランジスタのソースまたはドレインにつながる
ネットをノード、トランジスタをエッジとしたときにそ
の接続を現すグラフを作成する。図４は図３のＰチャネ
ルトランジスタ３００〜３０９と接続点３１０〜３１６
を示すグラフである。続いてステップ２３で該グラフを
従来の手法により平面化する。もし、平面化できないと
きは、一つのノードを複数に分割して平面化する。分割
されたノード間は後でメタル配線で結合されることにな
る。図５が図４のグラフを平面化に埋め込んだグラフで
ある。該平面化されたグラフにおいて同じｘ座標にある
ノードがあってもよいがエッジでつながっているノード
同士はどちらが左かを決めることにより、ノードの左か
らの順序を決定するグラフの変形（ステップ２４）を行
なう。図６が図５のグラフを変形した例である。該グラ
フの変形では、グラフ中のエッジの位置関係がこのまま
トランジスタの位置関係となるので、縦方向に並ぶエッ
ジの大きさすなわちトランジスタの高さの和がステップ
２１で決定したトランジスタ領域の高さになるべく近く
なるように行う。ここで、どの様なノードの順序付けを
しても、縦方向に重なるトランジスタの高さの和が領域
の高さの和を越えてしまうときは、一つのノードを複数
に分割してグラフを再構成し、ノードの順序付けをやり
直す。例えば図６の点線４００の部分でトランジスタ３
０１、３０７、３０８、３０４、３０５の高さの和が領
域の和を越えているとすると、ノード３１３を分割して
図７のような順序づけをやり直す。更にＮチャネルトラ
ンジスタの平面グラフの変形も考慮して、接続のあるト
ランジスタは近くに配置する。次に、ステップ２５の該
グラフの位置関係でトランジスタの配置をおこなう。図
７の変形グラフに従ってトランジスタ配置を行った例が
図８である。ステップ２６、２７のグループ配置、配線
は第一の実施例同様に行う。
示す。ステップ２１で第一の実施例同様にトランジスタ
サイズ１からＰ・Ｎそれぞれの領域の高さ及びＰ・Ｎ領
域間の間隔を決定する。次に、ステップ２２で、グルー
プ内のトランジスタのソースまたはドレインにつながる
ネットをノード、トランジスタをエッジとしたときにそ
の接続を現すグラフを作成する。図４は図３のＰチャネ
ルトランジスタ３００〜３０９と接続点３１０〜３１６
を示すグラフである。続いてステップ２３で該グラフを
従来の手法により平面化する。もし、平面化できないと
きは、一つのノードを複数に分割して平面化する。分割
されたノード間は後でメタル配線で結合されることにな
る。図５が図４のグラフを平面化に埋め込んだグラフで
ある。該平面化されたグラフにおいて同じｘ座標にある
ノードがあってもよいがエッジでつながっているノード
同士はどちらが左かを決めることにより、ノードの左か
らの順序を決定するグラフの変形（ステップ２４）を行
なう。図６が図５のグラフを変形した例である。該グラ
フの変形では、グラフ中のエッジの位置関係がこのまま
トランジスタの位置関係となるので、縦方向に並ぶエッ
ジの大きさすなわちトランジスタの高さの和がステップ
２１で決定したトランジスタ領域の高さになるべく近く
なるように行う。ここで、どの様なノードの順序付けを
しても、縦方向に重なるトランジスタの高さの和が領域
の高さの和を越えてしまうときは、一つのノードを複数
に分割してグラフを再構成し、ノードの順序付けをやり
直す。例えば図６の点線４００の部分でトランジスタ３
０１、３０７、３０８、３０４、３０５の高さの和が領
域の和を越えているとすると、ノード３１３を分割して
図７のような順序づけをやり直す。更にＮチャネルトラ
ンジスタの平面グラフの変形も考慮して、接続のあるト
ランジスタは近くに配置する。次に、ステップ２５の該
グラフの位置関係でトランジスタの配置をおこなう。図
７の変形グラフに従ってトランジスタ配置を行った例が
図８である。ステップ２６、２７のグループ配置、配線
は第一の実施例同様に行う。
【００１０】ノードの順序付けはトランジスタサイズに
よって変わる。図６の平面グラフにおける他のトランジ
スタサイズでのノードの順序付けをした例が図９であ
り、これに従ってトランジスタ配置を行った例が図１０
である。
よって変わる。図６の平面グラフにおける他のトランジ
スタサイズでのノードの順序付けをした例が図９であ
り、これに従ってトランジスタ配置を行った例が図１０
である。
【００１１】
【発明の効果】本発明によれば、従来行われていなかっ
たサイズの異なるトランジスタからなるＣＭＯＳ回路の
自動設計を実現でき、またそのトランジスタの配置は最
大トランジスタサイズにあわせて多段に配置するのでデ
ッドスペースを減らす事ができる。また、該配置は左右
上下で隣接するトランジスタと拡散層を共有するので面
積縮小をはかることができる。さらに、該トランジスタ
の配置を指定されたグループ毎に行う事により、グルー
プ内のトランジスタの配置後は該グループを矩形として
扱え、かつ該グループ矩形は同じ高さであるので従来の
マスタースライス方式における配置配線手法を用いるこ
とができ、効率よく簡単化してレイアウトする事ができ
る。
たサイズの異なるトランジスタからなるＣＭＯＳ回路の
自動設計を実現でき、またそのトランジスタの配置は最
大トランジスタサイズにあわせて多段に配置するのでデ
ッドスペースを減らす事ができる。また、該配置は左右
上下で隣接するトランジスタと拡散層を共有するので面
積縮小をはかることができる。さらに、該トランジスタ
の配置を指定されたグループ毎に行う事により、グルー
プ内のトランジスタの配置後は該グループを矩形として
扱え、かつ該グループ矩形は同じ高さであるので従来の
マスタースライス方式における配置配線手法を用いるこ
とができ、効率よく簡単化してレイアウトする事ができ
る。
【図１】本発明の第一の実施例を示すフロー図。
【図２】本発明の第二の実施例を示すフロー図。
【図３】第二の実施例のＰチャネルトランジスタの接続
記述例を示す回路図。
記述例を示す回路図。
【図４】図３のグラフ。
【図５】図４の平面化グラフの例を示す線図。
【図６】図５のグラフを変形した例を示す線図。
【図７】図６のグラフの順序付けをした例を示す線図。
【図８】図７に従いトランジスタ配置した例を示す配置
図。
図。
【図９】図６のグラフのノードの順序付けの他の例を示
す線図。
す線図。
【図１０】図９に従いトランジスタ配置した例を示す配
置図。
置図。
【図１１】グループ内のトランジスタ配置の例を示す配
置図。
置図。
【図１２】グループの配置例を示す配置図。
１…トランジスタサイズ ２…グループ情報 ３…接続記述 １１…Ｐ／Ｎそれぞれの最大トランジスタを抽出するス
テップ １２…グループ毎に拡散層の共有面積最少化したトラン
ジスタを多段配置するステップ １３…グループ配置するステップ １４…配線するステップ
テップ １２…グループ毎に拡散層の共有面積最少化したトラン
ジスタを多段配置するステップ １３…グループ配置するステップ １４…配線するステップ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 21/822 8122−4Ｍ Ｈ０１Ｌ 21/82 Ｍ 8832−4Ｍ 27/04 Ａ
Claims (2)
- 【請求項１】横方向にＰ型またはＮ型のトランジスタ列
が並ぶＣＭＯＳ回路のトランジスタレベルでのパターン
の自動設計において、近くに配置すべきトランジスタを
グループ化した情報と、トランジスタのサイズの情報と
から成る接続記述が与えられているとき、トランジスタ
のサイズの最大値をもとにＰ型トランジスタ及びＮ型ト
ランジスタそれぞれの配置高さを決定し、該高さでグル
ープ毎に左右上下で隣接するトランジスタができるだけ
多く拡散層を共有できるように多段にトランジスタの配
置を行い、次に該同じ高さに配置されたグループを矩形
として扱い、該グループを単位として全体の配置及び配
線を行う事を特徴とする半導体集積回路装置の設計方
法。 - 【請求項２】グループ内のトランジスタ配置を、まずグ
ループ内のトランジスタのソースまたはドレインにつな
がるネットをノード、トランジスタをエッジとしたとき
にその接続を表すグラフを作成し、該グラフを平面化
し、該平面化されたグラフにおいて同じｘ座標にあるノ
ードがあってもよいがエッジでつながっているノード同
士はどちらが左かを決定してノードの左からの順序を決
定してグラフの変形を行ない、該変形したグラフのトラ
ンジスタの高さがグループのレイアウト高さを満たすグ
ラフを作成し、このエッジの並び順に従ってグループ内
のトランジスタ配置を行う事を特徴とする請求項１記載
の半導体集積回路装置の設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5237047A JPH0794591A (ja) | 1993-09-24 | 1993-09-24 | 半導体集積回路装置の設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5237047A JPH0794591A (ja) | 1993-09-24 | 1993-09-24 | 半導体集積回路装置の設計方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0794591A true JPH0794591A (ja) | 1995-04-07 |
Family
ID=17009623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5237047A Pending JPH0794591A (ja) | 1993-09-24 | 1993-09-24 | 半導体集積回路装置の設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0794591A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6393601B1 (en) | 1997-04-14 | 2002-05-21 | Matsushita Electric Industrial Co., Ltd. | Layout designing apparatus for integrated circuit, transistor size determining apparatus, circuit characteristic evaluating method, and transistor size determining method |
-
1993
- 1993-09-24 JP JP5237047A patent/JPH0794591A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6393601B1 (en) | 1997-04-14 | 2002-05-21 | Matsushita Electric Industrial Co., Ltd. | Layout designing apparatus for integrated circuit, transistor size determining apparatus, circuit characteristic evaluating method, and transistor size determining method |
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