JP3110420B2 - 半導体集積回路及びそのレイアウト設計方法並びに装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
設計方法に関し、特に、スタンダードセル方式等による
自動配置配線を用いてレイアウト設計する半導体集積回
路及びその設計方法並びに装置に関する。

【０００２】

【従来の技術】従来のスタンダードセル（「ビルディン
グブロック方式」ともいう）方式の半導体集積回路の自
動配置配線処理においては、予め設定されたロウ部分
に、ライブラリ等に予め登録された標準セル（スタンダ
ードセル）である基本論理セルを自動配置し自動配線を
施すことで、ＬＳＩチップを形成する。このロウには、
回路接続情報等に基づき、１つの基本セルもしくは互い
に並置された複数の基本セルが自動配置される。

【０００３】逆に、スタンダードセル方式の半導体集積
回路の自動配置配線処理においては、ロウ部分にしか、
基本論理セルを配置することができない。このため、ロ
ウ以外の部分にトランジスタ素子を配置したり、ラッチ
アップ対策のためにストッパーを配置しようとした場
合、専ら、人手で行うしかなく、人為的ミス等も発生す
る可能性もあり、またスタンダードセルを自動配置する
場合と比べ、その作業工数も多大なものとなり、長時間
の作業が必要とされ、ＴＡＴ（Turn Around Time）が
増大する。

【０００４】ところで、ＣＭＯＳ構造には、よく知られ
ているように寄生的にバイポーラＮＰＮトランジスタと
ＰＮＰトランジスタが存在し、これらは帰還をもつサイ
リスタを構成しており、入出力端子でのオーバーシュー
ト、アンダーシュート等が原因して、この２つのトラン
ジスタの電流増幅率の積が１を超えると、大電流が電源
ＶＤＤ、ＶＳＳ間に流れＣＭＯＳ構造を破壊されること
にもなり、この状態をラッチアップという。

【０００５】ここで、ラッチアップ対策としては、例え
ば素子のウェル境界にガードリングと呼ばれる電位固定
の拡散層（Ｎ型基板には電源電位に接続したＮ⁺拡散
層、Ｐウエルには接地電位に接続したＰ⁺拡散層）を設
ける方法や、ウェル境界をトレンチ（溝）で分離する方
法等が用いられ、あるいはイントリンシックゲッタリン
グを用いる方法等もある。

【０００６】図５は、従来のラッチアップ対策を施した
スタンダードセル方式の半導体集積回路のレイアウトの
一例を示す図である。図５を参照すると、ロウ１、１´
の端部にそれぞれキャップセル２、３を配置し、外来の
ラッチアップトリガー（例えば入出力端子でのオーバー
シュートやアンダーシュート）を入出力セル５内に配置
されたストッパー（ガードリング等）で防止するレイア
ウトとされている。

【０００７】

【発明が解決しようとする課題】しかしながら、近時、
素子の微細化により、入出力セル５内のストッパーだけ
では、ラッチアップを抑えきれないようになってきてい
る。また、できるだけ素子の近くにストッパーを配置す
ることが、ラッチアップ対策として有効である。

【０００８】上記したように、従来のスタンダードセル
方式の半導体集積回路の自動レイアウトにおいては、ロ
ウ部分にしか、基本論理セルを配置することができず、
このため、ロウ以外の部分にトランジスタ素子を配置し
たり、ラッチアップ対策のためにストッパーを配置しよ
うとした場合、人手で行うしかなく、人為的ミス等も発
生する可能性もあり、またスタンダードセルを自動配置
する場合と比べ、その作業工数が多大なものとなり、作
業時間もかかる、という問題点を有している。

【０００９】そして、ラッチアップ対策として、できる
だけ素子の近くにストッパーを配置することが有効であ
るが、上記したスタンダードセル方式のレイアウト設計
においては、ロウ以外の部分に基本セルを配置すること
ができないため、ラッチアップのストッパーが連続的で
なくなり、ラッチアップトリガー防止に有効に機能し得
ない、という問題点を有している。

【００１０】たしかに、人手でロウ以外の領域にストッ
パーを配置することも可能ではあるが、入手による端末
装置等での修正は、本来の自動配置配線の利点が活かせ
ないことに加えて、多大な作業工数が必要とされ、設計
効率が悪く、また人為的ミスが発生し易い。

【００１１】なお、例えば特開昭６０−１５８６４４号
公報には、従来使用されていなかった配線領域の一部
を、論理ゲートセルとして使用可能とし集積度を向上す
るマスタスライス方式の半導体集積回路として、複数個
のセルが配列されてなる複数個の第１のセル列を並列に
配列し、第１のセル列の間に該セルよりも少ない個数の
セルを有する第２のセル列を配置した構成が提案されて
いる。しかしながら、これは、マスタースライス方式で
あり、予め配線領域以外の部分が固定的にレイアウトさ
れるものであり、チップサイズの増大を招く場合もあ
る。

【００１２】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、チップ面積の増
大を抑止して、効率的な半導体集積回路のレイアウト設
計を可能とする方法及び装置並びに半導体集積回路を提
供することにある。

【００１３】また、本発明の他の目的は、人手作業によ
るレイアウト設計に依らずに、従来法の自動配置配線で
は不十分であったロウ以外の配線領域の有効活用を可能
とし、設計期間を増やすことなく、かつミスの作り込み
をなくし、設計効率を向上する方法及び半導体集積回路
を提供することにある。これ以外の本発明の目的、特徴
等は以下の説明から容易に明らかとされるであろう。

【００１４】

【課題を解決するための手段】前記目的を達成する本発
明は、スタンダードセル方式の自動配置配線のレイアウ
ト方法において、互いに並設される複数のロウの端部に
ラッチアップ対策セルを自動配置し、前記複数のロウ間
の領域に新たにロウを自動生成し、前記新たに生成され
たロウの端部に、前記ラッチアップ対策セル間を接続す
るセルを自動配置するようにしたものである。上記目的
は本願請求項１乃至７に記載された発明によって達成さ
れる。

【００１５】

【発明の実施の形態】本発明の実施の形態について説明
する。本発明は、その好ましい実施の形態において、ス
タンダードセル方式の自動配置配線のレイアウト方法に
おいて、（ａ）基本セルが配置されるロウとは別の配線
領域のうち所望の空き領域に新たにロウを自動配置配線
ツールを用いて自動生成するステップと、（ｂ）前記新
たに生成されたロウに基本セルを自動配置配線ツールを
用いて自動配置するステップとを備える。本発明の実施
の形態は、（ａ）互いに並設される複数のロウの端部に
ラッチアップ対策セルを自動配置するステップと、
（ｂ）前記複数のロウ間の領域に新たにロウを自動生成
するステップと、（ｃ）前記新たに生成されたロウの端
部に、前記ラッチアップ対策セル間を接続するセルを自
動配置するステップを有する。これらのステップの各処
理は、半導体集積回路の自動配置配線装置において実行
される。

【００１６】図１は、本発明の一実施の形態を説明する
ためのレイアウト図である。図１を参照すると、本発明
の実施の形態においては、従来、基本論理セルを配置で
きるロウ１以外の配線領域としてしか使用していなかっ
た部分（４）に、ロウを自動的に生成することで、従来
法と同様の手段をもって、基本セルを配置可能としてお
り、配線領域の有効活用を可能とし、チップ面積の縮小
や、ラッチアップ耐性向上、設計効率の向上等を図るこ
とができる。

【００１７】

【実施例】本発明の実施例について図面を参照して以下
に説明する。前述したとおり、トランジスタ素子の微細
化に伴いラッチアップ耐性向上が課題の一つとしてあげ
られており、以下に説明する実施例では、ラッチアップ
耐性向上を目的とした場合について、以下説明する。な
お、本発明は、ラッチアップ対策構造に限定されるもの
でなく、スタンダードセル方式の半導体集積回路のレイ
アウトにおいて、ロウ間に新たに生成されたロウには、
任意の基本論理セルを自動配置することができる。

【００１８】図１は、本発明に係るスタンダードセル方
式の自動配置配線によるレイアウト結果の一例を示した
ものであり、基本論理セルは、「ロウ（Row）」と呼ば
れる行１の部分に配置される。

【００１９】本発明の一実施例においては、ラッチアッ
プ対策のため、基本論理セルのトランジスタ素子の近傍
には、Ｎ型拡散層、Ｐ型拡散層によるストッパー（ガー
ド層）が配置されている。さらに、そのロウ１、１´の
両端を固めるように、ラッチアップ防止セル（以下「キ
ャップセル」）２、３が隣接して配置されている。なお
図１では、ロウ１、１´の一端側のみが示されており、
他端は示されていない。

【００２０】本発明の一実施例では、さらに、キャップ
セル間に７および８を対角とするロウ４を自動的に生成
することで、基本論理セルを配置するのと同様にして、
自動配置配線ツールにより、あらかじめ作成され、ライ
ブラリに登録しておいたキャップセル間接続用のセル
（「キャップ接続セル」という）を配置する。ロウの高
さとロウーロウ間の配線領域の高さ（間隔）が同じであ
る場合は、キャップセルをもってキャップセル間接続セ
ルとしてもかまわない。

【００２１】またチップ外枠６の内側に配置した入出力
用セル５内にも、ラッチアップ対策用のパターンが設け
られているが、これは従来のレイアウトでも設けられる
公知のものである。

【００２２】図２は、図１におけるキャップセル２、
３、及びそれらの接続をするキャップ接続セル部分のレ
イアウトの一例を示したものである。図２において、１
１がキャップセル２、９がキャップセル３にそれぞれ相
当し、１０はキャップ接続セル４に対応する。次に、キ
ャップセル９、１１及びキャップ接続セル１０の構成を
説明する。

【００２３】図２を参照すると、１４及び１８は電源ラ
インであり、実際のＬＳＩチップのレイアウトでは、ロ
ウ１、１´に配置されている基本論理セルの電源ライン
と接続される。１３はＮ型拡散層であり、Ｎ型ウェル領
域１２及び電源ライン１４、１８と、Ｎ型拡散層コンタ
クト（以下「ウェルコンタクト」という）１５により、
電気的に接続され、電源電位とされるＮ型拡散層１３は
ロウ１の側面を隙間なく覆う構成とされガード層として
機能し、これによりラッチアップ防止セルを構成してい
る。

【００２４】１７及び２０は接地ラインであり、実際は
ロウ１、１´に配置されている基本論理セルの接地ライ
ンと接続される。１９はＰ型拡散層で、基板電位及び接
地ライン１７、２０と、Ｐ型拡散層コンタクト（以下
「サブストレートコンタクト」という）１６により電気
的に接続され、接地電位とされるＰ型拡散層１９はロウ
１の側面を隙間なく覆う構成とされガード層として機能
し、ラッチアップ防止セルを構成している。キャップ接
続セル１０はキャップセル９、１０を電気的に接続する
ものであり、Ｎ型拡散層１３、Ｐ型拡散層１９がセル間
にわたって設けられている。

【００２５】なお、キャップセルおよびキャップ接続セ
ルのレイアウトは一例を示したものであり、本発明はか
かるレイアウトに限定されるものでない。すなわち、Ｎ
型拡散層、Ｐ型拡散層によるストッパー構造に相当する
セル以外にも、ラッチアップ対策用の公知の各種構成の
セルを設けてもよい。

【００２６】基本論理セルは、ロウ１、１´の部分に配
置される。ラッチアップ対策用のキャップセル２、３
は、ロウ１、１´の両端に配置されており、これは通常
の自動配置配線ツールを用いることで配置される。この
キャップセル２、３間は、通常、配線領域となってお
り、基本論理セル等を配置することはできない。

【００２７】本発明の一実施例においては、キャップセ
ル２、３を新たに接続用のセル４を配置することで、Ｎ
型拡散層およびＰ型拡散層によるストッパーの電位を安
定させ、かつ隙間なくストッパーを配置し、ラッチアッ
プ対策の効果を高めることができる。

【００２８】キャップ接続セル４の配置は、以下のよう
にして行われる。自動配置配線されたデータから、キャ
ップセルの寸法としてその高さと横幅を抽出する。ま
た、実際に配置されたキャップセルの１つの頂点の座標
を抽出する。説明を容易とするためキャップセルが同じ
向きに配置した場合を考える。

【００２９】キャップセル２の横幅をｘ、キャップセル
２の左上角の座標を抽出し、これを（ａ１，ｂ１）とす
る。

【００３０】キャップセル２の１頂点の座標がキャップ
セル２の左下角としてしか得られないのであれば、キャ
ップセルの高さｙおよび、抽出したキャップセル２の左
下角座標が（ｃ１、ｄ１）のとき、 ａ１＝ｃ１、ｂ１＝ｄ１＋ｙ として求められる。キャップセルの他の１頂点の座標し
か得られない場合でも、同様にしてキャップセル２の左
上角の座標を求めることができる。

【００３１】キャップセル３の右下角の座標を抽出し、
（ａ２，ｂ２）とする。

【００３２】キャップセル３の１頂点の座標がキャップ
セル３の左下角としてしかえられないのであれば、その
座標が（ｃ２、ｄ２）、キャップセルの横幅ｘから、 ａ２＝ｃ２＋ｘ、ｂ２＝ｄ２ として求められる。他の１頂点の座標しか得られない場
合も同様にして、キャップセル３の右下角の座標を求め
ることができる。

【００３３】以上でキャップ接続セルを配置すべき領域
の左上、右上の座標が得られたことになる。

【００３４】後は、通常のロウを生成する処理手順を用
いてロウを自動的に生成する。

【００３５】複数行のロウが存在する場合には、上記処
理を繰り返すことで、自動的にキャップ接続セル用のロ
ウを生成する。この場合、ロウを生成するための左下座
標もしくは右上の座標を得ることができなければ、処理
が、最上方もしくは最下方の基本論理セル配置用のロウ
に達したと判断でき、無駄なロウを生成することはな
い。この処理は、右端と左端とで同じ処理を行えば良
い。

【００３６】後は、基本論理セルが配置可能なロウが生
成されているので、通常の基本セルを配置するのと同じ
手段、もしくは自動的にキャップ接続セルを配置し、所
望のレイアウトを得ることができる。

【００３７】次に本発明の第２の実施例について説明す
る。図３は、本発明の第２の実施例を説明するためのレ
イアウト図である。

【００３８】図３を参照すると、本発明の第２の実施例
では、ロウ１ａ及びロウ１ｂ間の配線領域にロウ４ａを
生成する。

【００３９】このレイアウト図において、ロウ１ａ及び
ロウ４ａ、ロウ１ｂ及びロウ４ａ間は互いに離間してい
るが、接触・非接触はそれぞれの間隔が０か否かで決ま
り、座標計算時のパラメータとして考慮すればよいた
め、以下では、接触していない場合について説明する。

【００４０】ロウ４ａは、新たに自動で生成させるロウ
であるが、その左下２１、右上２２を対角とする矩形と
して生成される。座標が求められていれば、通常の自動
配置配線ツールのロウ生成の処理手順で新たにロウが生
成される。

【００４１】ロウ１ａの左上角の座標が抽出される。こ
の座標を、自動配置配線されたデータから、直接に抽出
できない場合であっても、前述した通り、他の１頂点の
座標およびロウ１ａの高さ、横幅から求めることができ
る。ロウ１ａの左上角の座標を（ｅ１，ｆ１）とする。

【００４２】同様にしてロウ１ｂの右下角の座標を抽出
する。ロウ１ｂの右下角の座標を（ｅ２，ｆ２）とす
る。

【００４３】ロウ４ａの高さはこの部分に配置する基本
セルの高さと同じ高さとなる。ラッチアップ対策のため
に、例えば図４に示したようなセルを用いる場合につい
て説明する。図４に示したこのセルの高さをｙ１とす
る。

【００４４】ここで、ロウ１ａとロウ４ａとの間隔ｇ
は、 （（ｆ２−ｆ１）−ｙ１）／２ で求められる。

【００４５】このため、ロウ４ａの左下角２１のｙ座標
は、 ｆ１＋ｇ＝ｆ１＋（（ｆ２−ｆ１）−ｙ１）／２） ＝（ｆ１＋ｆ２−ｙ１）／２ となる。

【００４６】また、ロウ４ａの右上角２２のｙ座標は、 ｆ１＋ｇ＋ｙ１＝ｆ１＋（（ｆ２−ｆ１）−ｙ１）／２）＋ｙ１ ＝（ｆ１＋ｆ２＋ｙ１）／２ となる。

【００４７】ロウ４ａの左下角２１のｘ座標はｅ１、右
上２２の座標はｅ２であるため、結局、ロウ４ａの左下
角２１の座標は、 （ｅ１、（ｆ１＋ｆ２−ｙ１）／２）、 ロウ４ａの右下角２２の座標は、 （ｅ２、（ｆ１＋ｆ２＋ｙ１）／２） と求まる。

【００４８】後は、自動配置配線ツールによる通常のレ
イアウト設計方法により、たとえば図４に示したような
ラッチアップ対策用のセルを配置することでラッチアッ
プ耐性を向上させることができる。

【００４９】図４に示したラッチアップ対策セルは、図
２に示したキャップセル９と基本的に同等のものであ
り、同一の要素には同一の参照符号が付されている。図
４に示すセルでは、Ｎ型拡散層コンタクト１５、Ｐ型拡
散層コンタクト１６が横方向に配置されている。

【００５０】本発明の第２の実施例では、２つのロウ間
に自動的に新たなロウを生成する方法について説明した
が、この処理を繰り返すことで、複数行のロウの間に新
たなロウを生成することができる。また、この場合、必
ずしも全てのロウ間に新たなロウを生成する必要はな
く、所望の場所に生成させるようにしてもよい。

【００５１】さらに、ロウ間だけでなく、最上方のロウ
の上方、あるいは最下方のロウの下方に生成したり、ロ
ウ１の両端と入出力セル５の間に、それぞれに接触しな
いように新たにロウを生成するようにしてもよい。

【００５２】また前記第１の実施例と前記第２の実施例
で説明したロウの生成を組み合わせて実施するようにし
てもよい。

【００５３】

【発明の効果】以上説明したように、本発明によれば、
既存の自動配置配線装置が基本的に具備する機能の範囲
内で、処理時間を低下させず、チップ面積をほとんど増
やすことなく、効率的な半導体集積回路のレイアウト設
計を行うことができる、という効果を奏する。

【００５４】また、本発明によれば、人手作業によるレ
イアウト設計に依らずに、従来法の自動配置配線では不
十分であったロウ以外の配線領域を有効に活用すること
ができ、設計期間を増やすことなく、かつミスの作り込
みをなくし、設計効率、配線領域を向上するという効果
を奏する。

【図面の簡単な説明】

【図１】本発明の一実施例を説明するためのレイアウト
を示す図である。

【図２】本発明の一実施例を説明するためのレイアウト
を示す図である。

【図３】本発明の他の実施例を説明するためのレイアウ
トを示す図である。

【図４】本発明の他の実施例を説明するためのレイアウ
トを示す図である。

【図５】従来のスタンダードセル方式の半導体集積回路
のレイアウトの一例を示す図である。

【符号の説明】

１、１ａ、１ｂ、４ａ ロウ ２、３ キャップセル ４ キャップ接続セル ５ 入出力セル ６ チップ外枠 ９、１１ キャップセル １０ キャップ接続セル １２ Ｎ型ウエル領域 １３ Ｎ型拡散層 １４、１８ 電源ライン １５ Ｎ型拡散層コンタクト １６ Ｐ型拡散層コンタクト １７、２０ 接地ライン １９ Ｐ型拡散層

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/82 G06F 17/50

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】スタンダードセル方式の半導体集積回路の
   レイアウト設計方法において、 （ａ）互いに並設される第１、第２のロウの間の領域、
   前記第１のロウの前記第２のロウに対向する辺と反対の
   辺側の領域、前記第２のロウの前記第１のロウに対向す
   る辺と反対の辺側の領域、もしくは前記ロウと入出力セ
   ルの間の領域のいずれかの領域に新たに矩形のロウを自
   動生成するステップと、 （ｂ）前記新たに生成されたロウに所望の基本セルを自
   動配置するステップと、 を含むことを特徴とする半導体集積回路のレイアウト設
   計方法。
2. 【請求項２】スタンダードセル方式の半導体集積回路の
   レイアウト設計方法において、 （ａ）互いに並設される複数のロウの端部にラッチアッ
   プ対策セルを自動配置するステップと、 （ｂ）前記複数のロウ間の領域に新たにロウを自動生成
   するステップと、 （ｃ）前記新たに生成されたロウの端部に、前記ラッチ
   アップ対策セル間を接続するセルを自動配置するステッ
   プと、 を含むことを特徴とする半導体集積回路のレイアウト設
   計方法。
3. 【請求項３】スタンダードセル方式の半導体集積回路に
   おいて、 それぞれ基本セルが配置される複数のロウの端部にラッ
   チアップ対策セルを備え、前記複数のロウの間に生成さ
   れたロウに、前記ラッチアップ対策セル間を接続するセ
   ルを備えたことを特徴とする半導体集積回路。
4. 【請求項４】スタンダードセル方式の半導体集積回路の
   自動配置配線装置において、 互いに並設される第１、第２のロウの間の領域、前記第
   １のロウの前記第２のロウに対向する辺と反対の辺側の
   領域、前記第２のロウの前記第１のロウに対向する辺と
   反対の辺側の領域、もしくは前記ロウと入出力セルの間
   の領域のいずれかの領域に新たに矩形のロウを自動生成
   する手段と、 前記新たに生成されたロウに、基本セルをなすラッチア
   ップ対策セルを自動配置する手段と 、を含むことを特徴とする半導体集積回路の自動配置配線
   装置 。
5. 【請求項５】スタンダードセル方式の半導体集積回路の
   自動配置配線装置において、チップ上の基本セルが自動配置され、互いに並設される
   複数のロウの端部にラッチアップ対策セルを自動配置す
   る手段 と、前記複数のロウ間の領域に新たにロウを自動生成する手
   段と、 前記新たに生成されたロウの端部に、前記ラッチアップ
   対策セル間を接続するセルを自動配置する手段と、 を含むことを特徴とする半導体集積回路の自動配置配線
   装置。
6. 【請求項６】前記新たに生成されたロウに自動配置され
   る前記基本セルが、コンタクトを介して電源ラインに接
   続されるＮ型拡散層と、コンタクトを介して接地ライン
   に接続されるＰ型拡散層を含むラッチアップ対策セルよ
   りなる、ことを特徴とする請求項１記載の半導体集積回
   路のレイアウト設計方法。
7. 【請求項７】前記ラッチアップ対策セルが、前記ロウの
   側面を覆うように配設されコンタクトを介して電源ライ
   ンに接続されるＮ型拡散層と、前記ロウの側面を覆うよ
   うに配設されコンタクトを介して接地ラインに接続され
   るＰ型拡散層を含み、 前記ラッチアップ対策セル間を接続するセルが、前記ラ
   ッチアップ対策セル間にわたって設けられ、コンタクト
   を介して電源ラインに接続されるＮ型拡散層と、コンタ
   クトを介して接地ラインに接続されるＰ型拡散層を含
   む、ことを特徴とする請求項２記載の半導体集積回路の
   レイアウト設計方法。