JPH0793574B2 - 多モ−ドｐｌｌ回路 - Google Patents
多モ−ドｐｌｌ回路Info
- Publication number
- JPH0793574B2 JPH0793574B2 JP61236465A JP23646586A JPH0793574B2 JP H0793574 B2 JPH0793574 B2 JP H0793574B2 JP 61236465 A JP61236465 A JP 61236465A JP 23646586 A JP23646586 A JP 23646586A JP H0793574 B2 JPH0793574 B2 JP H0793574B2
- Authority
- JP
- Japan
- Prior art keywords
- charge pump
- output
- mode
- switch
- circuit
- Prior art date
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、周波数シンセサイザ等に使用する多モードPL
L（フェーズロックドループ）回路に関する。
L（フェーズロックドループ）回路に関する。
従来の技術 第９図は従来の２モードPLL回路の構成を示している。
第９図において１は基準発振器であり、この出力は２の
分周器に入力され、更に分周器２の出力は位相比較器３
の基準入力として加えられている。位相比較器３の位相
遅れ、進みの２つの出力はチャージポンプ４に入力さ
れ、また位相比較器からの位相ロック信号10はスイッチ
５の制御信号となっている。チャージポンプ４の出力は
ローパスフィルタ７に入力され、またスイッチ５によ
り、ローパスフィルタ７の特性が可変されるようになっ
ている。ローパスフィルタ７の出力は電圧制御発振器６
に入力され、電圧制御発振器６の出力は、出力９として
使用されると同時に分周器８に入力される。また、分周
器８の出力は位相比較器３の比較入力に入力されてい
る。
第９図において１は基準発振器であり、この出力は２の
分周器に入力され、更に分周器２の出力は位相比較器３
の基準入力として加えられている。位相比較器３の位相
遅れ、進みの２つの出力はチャージポンプ４に入力さ
れ、また位相比較器からの位相ロック信号10はスイッチ
５の制御信号となっている。チャージポンプ４の出力は
ローパスフィルタ７に入力され、またスイッチ５によ
り、ローパスフィルタ７の特性が可変されるようになっ
ている。ローパスフィルタ７の出力は電圧制御発振器６
に入力され、電圧制御発振器６の出力は、出力９として
使用されると同時に分周器８に入力される。また、分周
器８の出力は位相比較器３の比較入力に入力されてい
る。
次に上記従来例の動作について説明する。第１図におい
てスイッチ５を除けば通常用いられているフェーズロッ
クループ回路であり、基準発振器１の発振周波数をfR、
分周器２の分周比をＭ、分周器８の分周比をＮとすれば
出力９の周波数fOは で表わされる。
てスイッチ５を除けば通常用いられているフェーズロッ
クループ回路であり、基準発振器１の発振周波数をfR、
分周器２の分周比をＭ、分周器８の分周比をＮとすれば
出力９の周波数fOは で表わされる。
またここで分周器2,8を可変分周器とし、N,Mの値を変化
することにより出力周波数fOを変化させることができ
る。このループの特性は、ループゲインとローパスフィ
ルタ７の伝達特性で表わすことができ、ローパスフィル
タ７として第１図のようなRCフィルタを用いるとループ
は２次ループとなる。
することにより出力周波数fOを変化させることができ
る。このループの特性は、ループゲインとローパスフィ
ルタ７の伝達特性で表わすことができ、ローパスフィル
タ７として第１図のようなRCフィルタを用いるとループ
は２次ループとなる。
このときチャージポンプの電源電圧をVp,VCOの変調感度
をKvとすると、PLL応答を決定するωｎ（自然周波数）
とζ（ダンピング係数）は次式で表わされる。
をKvとすると、PLL応答を決定するωｎ（自然周波数）
とζ（ダンピング係数）は次式で表わされる。
これにより、スイッチ５でR2をショートすれば、ωｎは
大きくなり、PLLの固有周波数が上がることにより、系
に応答が早くなる。よって、PLLがロックしていない時
は位相ロック信号10によりスイッチ５をONしてやれば、
より早くPLLの同期引き込みが実現する。またロックし
た時はスイッチ５はオープンであり、ωｎは小さくなる
ため、ノイズ抑圧、安定度の点で有利となる。このよう
にフィルタ特性を切り換えることにより高速立上りと高
いノイズ抑圧特性を両立させることができる。
大きくなり、PLLの固有周波数が上がることにより、系
に応答が早くなる。よって、PLLがロックしていない時
は位相ロック信号10によりスイッチ５をONしてやれば、
より早くPLLの同期引き込みが実現する。またロックし
た時はスイッチ５はオープンであり、ωｎは小さくなる
ため、ノイズ抑圧、安定度の点で有利となる。このよう
にフィルタ特性を切り換えることにより高速立上りと高
いノイズ抑圧特性を両立させることができる。
発明が解決しようとする問題点 しかしながら、上記従来の２モードPLL回路では、モー
ドにより、スイッチでフィルタの伝達関数を変化させる
ため、上記回路をIC化する際にスイッチを外付けする必
要があり、回路を小型化しにくい欠点があった。また、
スイッチが、電圧制御発振器に擾乱を与え易い欠点があ
った。
ドにより、スイッチでフィルタの伝達関数を変化させる
ため、上記回路をIC化する際にスイッチを外付けする必
要があり、回路を小型化しにくい欠点があった。また、
スイッチが、電圧制御発振器に擾乱を与え易い欠点があ
った。
本発明はこのような従来の欠点を解決するものでありIC
化に向いた、擾乱を与えにくい優れた多モードPLL回路
を提供することを目的とするものである。
化に向いた、擾乱を与えにくい優れた多モードPLL回路
を提供することを目的とするものである。
問題点を解決するための手段 本発明は上記目的を達成するために、位相比較器の位相
ロック信号を積分することにより切換信号を得て、チャ
ージポンプの駆動電流を可変できるようにし、モードに
よって駆動電流を複数の値に切りかえ、等価的なループ
ゲインを変化させることによって引き込み時とロック時
のループ特性を変化させるように構成したものである。
ロック信号を積分することにより切換信号を得て、チャ
ージポンプの駆動電流を可変できるようにし、モードに
よって駆動電流を複数の値に切りかえ、等価的なループ
ゲインを変化させることによって引き込み時とロック時
のループ特性を変化させるように構成したものである。
作用 したがって本発明によれば、多モードを切り換える際に
フィルタ定数を変更せず、チャージポンプの駆動電流の
切換えによりループゲインを変化させて行なうために、
系に擾乱を与えにくく、また切換回路がチャージポンプ
であるためIC化に向くという効果を有する。
フィルタ定数を変更せず、チャージポンプの駆動電流の
切換えによりループゲインを変化させて行なうために、
系に擾乱を与えにくく、また切換回路がチャージポンプ
であるためIC化に向くという効果を有する。
実施例 第１図は本発明の一実施例の構成を示すものである。第
１図において１は基準発振器であり、この出力は２の分
周器に入力され、更に分周器２の出力は位相比較器３の
基準入力として加えられている。位相比較器３の位相遅
れ、進みの２つの出力それぞれ（ａ），（ｂ）は多モー
ドチャージポンプ11に入力され、また多モードチャージ
ポンプ11の出力（ｅ）は抵抗RoとコンデンサCoより成る
フィルタ12を経て電圧制御発振器６に入力されている。
電圧制御発振器６の出力は出力９として使用されると同
時に分周器８に入力される。また分周器８の出力は位相
比較器３の比較入力に入力されている。13はバッファア
ンプ14、積分器15、コンパレータ部16より成るモード切
換信号発生回路であり、（ｄ）及び（ｅ）はその切換信
号の出力端子である。
１図において１は基準発振器であり、この出力は２の分
周器に入力され、更に分周器２の出力は位相比較器３の
基準入力として加えられている。位相比較器３の位相遅
れ、進みの２つの出力それぞれ（ａ），（ｂ）は多モー
ドチャージポンプ11に入力され、また多モードチャージ
ポンプ11の出力（ｅ）は抵抗RoとコンデンサCoより成る
フィルタ12を経て電圧制御発振器６に入力されている。
電圧制御発振器６の出力は出力９として使用されると同
時に分周器８に入力される。また分周器８の出力は位相
比較器３の比較入力に入力されている。13はバッファア
ンプ14、積分器15、コンパレータ部16より成るモード切
換信号発生回路であり、（ｄ）及び（ｅ）はその切換信
号の出力端子である。
次に上記実施例の動作について説明する。PLL回路とし
ての基本的動作は従来例と同様であるので省略する。位
相比較器３の位相ロック信号10はPLL回路の位相ロック
の状況に応じてパルス巾が変わるパルス信号が含まれて
いる。モード切換信号発生回路13はバッファアンプ14を
介して位相ロック信号10を積分器15により積分（平滑
化）し、所定値レベルに設定されたコンパレータ部16に
よりモード数（ｎ）に応じた数の切換信号（ｄ），
（ｅ）等を得る。この場合、多モードチャージポンプ11
は位相比較器の出力（ａ），（ｂ）により切換信号
（ｄ），（ｅ）を用いて多モードチャージポンプ11の電
流を複数種類に切換え、出力端子（ｃ）に出力し、フィ
ルタ12を介して電圧制御発振器６の特性を同期引込の度
合に応じて制御することになる。
ての基本的動作は従来例と同様であるので省略する。位
相比較器３の位相ロック信号10はPLL回路の位相ロック
の状況に応じてパルス巾が変わるパルス信号が含まれて
いる。モード切換信号発生回路13はバッファアンプ14を
介して位相ロック信号10を積分器15により積分（平滑
化）し、所定値レベルに設定されたコンパレータ部16に
よりモード数（ｎ）に応じた数の切換信号（ｄ），
（ｅ）等を得る。この場合、多モードチャージポンプ11
は位相比較器の出力（ａ），（ｂ）により切換信号
（ｄ），（ｅ）を用いて多モードチャージポンプ11の電
流を複数種類に切換え、出力端子（ｃ）に出力し、フィ
ルタ12を介して電圧制御発振器６の特性を同期引込の度
合に応じて制御することになる。
第２図は多モード（モード数＝N,N≧２）チャージポン
プの一例としてＮ＝２の場合の２モードチャージポンプ
11aの具体構成例を示す。２モードチャージポンプ11aは
それぞれベースと位相比較器３及びグランドの間に抵抗
Rsを有するNPNとPNPの一対のトランジスタT1,T2で構成
され、各々のエミッタに接続されている２本ずつの抵抗
R1,R2のうちの一方の抵抗R2の両端にはスイッチ17が挿
入され、スイッチ17は位相クロック信号10によりコント
ロールされている。
プの一例としてＮ＝２の場合の２モードチャージポンプ
11aの具体構成例を示す。２モードチャージポンプ11aは
それぞれベースと位相比較器３及びグランドの間に抵抗
Rsを有するNPNとPNPの一対のトランジスタT1,T2で構成
され、各々のエミッタに接続されている２本ずつの抵抗
R1,R2のうちの一方の抵抗R2の両端にはスイッチ17が挿
入され、スイッチ17は位相クロック信号10によりコント
ロールされている。
次に上記２モードチャージポンプ11aの動作について説
明する。第２図でもチャージポンプ11aの構成とスイッ
チ17の位置を除けば従来例の動作とかわりがなく、２次
ループのPLLを構成し、分周器２、分周器８の分周比で
決定される周波数を出力する。いまスイッチ17がOFFで
あったとすると、PLLのループ特性のωna,ζａは次式で
表わされる。但しTrのベースエミッタ間電圧をVBEとす
る。
明する。第２図でもチャージポンプ11aの構成とスイッ
チ17の位置を除けば従来例の動作とかわりがなく、２次
ループのPLLを構成し、分周器２、分周器８の分周比で
決定される周波数を出力する。いまスイッチ17がOFFで
あったとすると、PLLのループ特性のωna,ζａは次式で
表わされる。但しTrのベースエミッタ間電圧をVBEとす
る。
このときチャージポンプの駆動電流は である。更にスイッチ17がONのときは、同様ωna,ζｂ
は、 と表わされる。
は、 と表わされる。
また、このとき、チャージポンプ11aの駆動電流は である。以上から、スイッチ17をON-OFFすることにより
チャージポンプの駆動電流が変化し、ひいては系の応答
が変化することがわかる。そこで従来例と同様に、位相
ロック信号10でスイッチ17を駆動すれば、同期時にはω
ｎが小さく雑音帯域の狭い、また同期引込時にはωｎが
大きく応答速度の速い２モードPLLが実現できる。
チャージポンプの駆動電流が変化し、ひいては系の応答
が変化することがわかる。そこで従来例と同様に、位相
ロック信号10でスイッチ17を駆動すれば、同期時にはω
ｎが小さく雑音帯域の狭い、また同期引込時にはωｎが
大きく応答速度の速い２モードPLLが実現できる。
実際に上記構成により、同期時間を測定したところ、通
常のPLLで37msであった同期時間が25ms以下と30％以上
の高速化を実現できた。
常のPLLで37msであった同期時間が25ms以下と30％以上
の高速化を実現できた。
第３図は、モード切換信号発生回路13の具体構成例を示
し、14a,14bはバッファアンプ、14としての２個の直列
バッファアンプ回路、15aは積分器15をダイオードＤと
抵抗R11,R12、（R12＞R11）コンデンサC1を用いて非線
型積分器として構成し、抵抗R13,R14、インバータ16a,1
6bより成るコンパレータ16に入力し、出力として切換信
号（ｄ）を得ている。非線型積分器15aでは第４図の波
形図に示すように、位相ロック信号（イ）をバッファア
ンプ14に入力し、例えばチャネル切換時等のロック状態
からロックが外れ非ロック状態に移行するときは、負極
性パルスが出力されるのでこれをダイオードＤが導通し
て、抵抗R11とコンデンサC1で定まる小さい時定数で
（ロ）のように積分器15を急速放電してチャネル切換時
等に非ロック状態にすばやく対応させ、また逆に非ロッ
ク時からロック状態への移行に際しては、上記負極性パ
ルスの出力が止まる方向なので、そのさい（ニ）のよう
に、ダイオードＤを非導通となることによって、抵抗R
12とコンデンサC1で定まる大きい時定数により、十分安
定にロックしたことを確かめて（ホ）切換信号を発生す
るようにしたものである。（ハ）はコンパレータ部16の
スライスレベル（ヘ）に対応する切換信号の変化を示し
ている。
し、14a,14bはバッファアンプ、14としての２個の直列
バッファアンプ回路、15aは積分器15をダイオードＤと
抵抗R11,R12、（R12＞R11）コンデンサC1を用いて非線
型積分器として構成し、抵抗R13,R14、インバータ16a,1
6bより成るコンパレータ16に入力し、出力として切換信
号（ｄ）を得ている。非線型積分器15aでは第４図の波
形図に示すように、位相ロック信号（イ）をバッファア
ンプ14に入力し、例えばチャネル切換時等のロック状態
からロックが外れ非ロック状態に移行するときは、負極
性パルスが出力されるのでこれをダイオードＤが導通し
て、抵抗R11とコンデンサC1で定まる小さい時定数で
（ロ）のように積分器15を急速放電してチャネル切換時
等に非ロック状態にすばやく対応させ、また逆に非ロッ
ク時からロック状態への移行に際しては、上記負極性パ
ルスの出力が止まる方向なので、そのさい（ニ）のよう
に、ダイオードＤを非導通となることによって、抵抗R
12とコンデンサC1で定まる大きい時定数により、十分安
定にロックしたことを確かめて（ホ）切換信号を発生す
るようにしたものである。（ハ）はコンパレータ部16の
スライスレベル（ヘ）に対応する切換信号の変化を示し
ている。
第５図は、３モードの場合の多モードチャージポンプ11
の構成例を示し、18はスイッチ17（第２のスイッチ）と
並列に挿入された第１のスイッチで、抵抗R3と直列に接
続され、抵抗R2と並列に挿入されている。19a,19bは２
組の第１コンパレータ、第２コンパレータであり、それ
ぞれ別のスライスレベルに設定されている。上記構成で
３モード動作をさせるには、例えば積分器15の出力が所
定値V1以上では第1,第２のスイッチ17,18をいずれもオ
フとし、抵抗R2で動作させ出力がV1〜V2の間では第１コ
ンパレータ19aの出力により第１のスイッチ18をオンと
して抵抗R2とR3の並列接続とし、さらに出力V2以下では
第２コンパレータ19bの出力により第２のスイッチ17を
オンとして動作させる。
の構成例を示し、18はスイッチ17（第２のスイッチ）と
並列に挿入された第１のスイッチで、抵抗R3と直列に接
続され、抵抗R2と並列に挿入されている。19a,19bは２
組の第１コンパレータ、第２コンパレータであり、それ
ぞれ別のスライスレベルに設定されている。上記構成で
３モード動作をさせるには、例えば積分器15の出力が所
定値V1以上では第1,第２のスイッチ17,18をいずれもオ
フとし、抵抗R2で動作させ出力がV1〜V2の間では第１コ
ンパレータ19aの出力により第１のスイッチ18をオンと
して抵抗R2とR3の並列接続とし、さらに出力V2以下では
第２コンパレータ19bの出力により第２のスイッチ17を
オンとして動作させる。
第６図は、トランジスタT1,T2に代りジャンクションFET
20を用いた例であり、同様にトランジスタT1,T2の代り
にMOS型FET、デュアルゲートMOS等も用いることも出来
る。
20を用いた例であり、同様にトランジスタT1,T2の代り
にMOS型FET、デュアルゲートMOS等も用いることも出来
る。
第７図，第８図はいずれもトランジスタT1,T2と直列に
定電流源を挿入した構成であり、第７図はカレント・ミ
ラー回路をまた第８図は差動増幅器を使用している。第
７図で、30aはPNPのトランジスタ31a,32aより成るカレ
ントミラー回路、30bはNPNのトランジスタ31b,32bより
成るカレントミラー回路であり、トランジスタ31a,31b
のそれぞれのコレクタ電流を規定することにより、トラ
ンジスタ32a,32bのコレクタ電流を定電流に駆動出来
る。トランジスタ31a,31bのコレクタ電流は２個の抵抗R
4に直列挿入した抵抗R5をスイッチ17の開放、短絡によ
りロックの状態に応じて変化させて、制御（規定）する
ことが出来る。
定電流源を挿入した構成であり、第７図はカレント・ミ
ラー回路をまた第８図は差動増幅器を使用している。第
７図で、30aはPNPのトランジスタ31a,32aより成るカレ
ントミラー回路、30bはNPNのトランジスタ31b,32bより
成るカレントミラー回路であり、トランジスタ31a,31b
のそれぞれのコレクタ電流を規定することにより、トラ
ンジスタ32a,32bのコレクタ電流を定電流に駆動出来
る。トランジスタ31a,31bのコレクタ電流は２個の抵抗R
4に直列挿入した抵抗R5をスイッチ17の開放、短絡によ
りロックの状態に応じて変化させて、制御（規定）する
ことが出来る。
次に第８図では、NPNのトランジスタ41aと42aより成る
差動増幅器49aとNPNのトランジスタ41bと42bより成る差
動増幅器40bとにより構成される。抵抗R7〜R11はいずれ
もバイアス調整用である。抵抗R7に並列に設けたスイッ
チ17を開放、短絡制御することによって、第７図の場合
同様にロックの状態に応じてチャージポンプの駆動電流
の切換えが行える。上記構成では、定電流源を用いて、
トランジスタT1,T2の電流が正確に規制出来るので、チ
ャージポンプ全体をIC化した場合に高精度に構成出来る
利点を有する。
差動増幅器49aとNPNのトランジスタ41bと42bより成る差
動増幅器40bとにより構成される。抵抗R7〜R11はいずれ
もバイアス調整用である。抵抗R7に並列に設けたスイッ
チ17を開放、短絡制御することによって、第７図の場合
同様にロックの状態に応じてチャージポンプの駆動電流
の切換えが行える。上記構成では、定電流源を用いて、
トランジスタT1,T2の電流が正確に規制出来るので、チ
ャージポンプ全体をIC化した場合に高精度に構成出来る
利点を有する。
なお、各実施例で、スイッチ17,18はアナログスイッチ
を用いて集積化が容易なように構成される。
を用いて集積化が容易なように構成される。
発明の効果 以上実施例により説明したように本発明によれば、PLL
回路で、位相比較器の位相ロック信号を積分し、出力を
複数レベルでスライスしてチャージポンプの駆動電流を
ロック状態に応じ複数のモードに対応する複数の電流値
が切換えるように構成したので、IC化が容易であるとい
う利点を有する。また、電圧制御発振器に直結されるラ
インを切換ないので擾乱を与えにくいという利点を有す
る。
回路で、位相比較器の位相ロック信号を積分し、出力を
複数レベルでスライスしてチャージポンプの駆動電流を
ロック状態に応じ複数のモードに対応する複数の電流値
が切換えるように構成したので、IC化が容易であるとい
う利点を有する。また、電圧制御発振器に直結されるラ
インを切換ないので擾乱を与えにくいという利点を有す
る。
第１図は本発明の一実施例における多モードPLL回路の
ブロック図、第２図は同回路の多モードチャージポンプ
の回路図、第３図は本発明の実施例のモード切換信号発
生回路の回路図、第４図は第３図の動作を説明するため
の波形図、第５図は本発明の第２の実施例での多モード
チャージポンプの回路図、第６図は本発明の第３の実施
例での多モードチャージポンプの回路図、第７図は本発
明の第４の実施例での多モードチャージポンプの回路
図、第８図は本発明の第５の実施例での多モードチャー
ジポンプの回路図、第９図は従来のPLL回路のブロック
図である。 １……基準発振器、３……位相比較器、６……電圧制御
発振器、11……多モードチャージポンプ、13……モード
切換信号発生回路、15……積分器、16……コンパレータ
部。
ブロック図、第２図は同回路の多モードチャージポンプ
の回路図、第３図は本発明の実施例のモード切換信号発
生回路の回路図、第４図は第３図の動作を説明するため
の波形図、第５図は本発明の第２の実施例での多モード
チャージポンプの回路図、第６図は本発明の第３の実施
例での多モードチャージポンプの回路図、第７図は本発
明の第４の実施例での多モードチャージポンプの回路
図、第８図は本発明の第５の実施例での多モードチャー
ジポンプの回路図、第９図は従来のPLL回路のブロック
図である。 １……基準発振器、３……位相比較器、６……電圧制御
発振器、11……多モードチャージポンプ、13……モード
切換信号発生回路、15……積分器、16……コンパレータ
部。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9182−5Ｊ Ｈ０３Ｌ 7/08 Ｂ
Claims (1)
- 【請求項１】ディジタル型の位相比較器と、前記位相比
較器の出力により駆動される多モードチャージポンプ
と、前記多モードチャージポンプの出力によりローパス
フィルタを介して制御される電圧制御発振器とを備え、
前記位相比較器の位相ロック信号を積分器で積分し、前
記積分器の出力を複数のレベルでスライスして複数の切
替信号を得て、前記複数の切替信号に対応して前記多モ
ードチャージポンプの駆動電流を複数の値に切換える多
モードPLL回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61236465A JPH0793574B2 (ja) | 1986-10-03 | 1986-10-03 | 多モ−ドｐｌｌ回路 |
| US06/919,474 US4745372A (en) | 1985-10-17 | 1986-10-16 | Phase-locked-loop circuit having a charge pump |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61236465A JPH0793574B2 (ja) | 1986-10-03 | 1986-10-03 | 多モ−ドｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6390214A JPS6390214A (ja) | 1988-04-21 |
| JPH0793574B2 true JPH0793574B2 (ja) | 1995-10-09 |
Family
ID=17001145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61236465A Expired - Fee Related JPH0793574B2 (ja) | 1985-10-17 | 1986-10-03 | 多モ−ドｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793574B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2768708B2 (ja) * | 1988-12-17 | 1998-06-25 | 株式会社日立製作所 | 位相同期回路およびこれに用いるチャージポンプならびに位相同期回路の運転方法 |
| JP2823397B2 (ja) * | 1991-10-18 | 1998-11-11 | 三洋電機株式会社 | 位相ロックループ |
| JPH08149002A (ja) * | 1994-11-25 | 1996-06-07 | Nec Corp | Ｐｌｌ周波数シンセサイザおよびその周波数制御 方法 |
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Family Cites Families (4)
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| JPS49124953A (ja) * | 1973-04-03 | 1974-11-29 | ||
| JPS52127147A (en) * | 1976-04-19 | 1977-10-25 | Fujitsu Ltd | Phase cynchronizing oscillator |
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-
1986
- 1986-10-03 JP JP61236465A patent/JPH0793574B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6390214A (ja) | 1988-04-21 |
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