JPH0793550B2

JPH0793550B2 - デジタルフィルタ

Info

Publication number: JPH0793550B2
Application number: JP14677693A
Authority: JP
Inventors: 喜久治田中; 吾朗坂田; 耕太郎半沢
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1993-05-27
Filing date: 1993-05-27
Publication date: 1995-10-09
Anticipated expiration: 2010-10-09
Also published as: JPH06209234A

Description

【発明の詳細な説明】

【０００１】

【発明の技術分野】この発明は時系列データをデジタル
的にフィルタリング処理するデジタルフィルタに関し、
特にデジタルフィルタにおけるあふれ（オーバーフロ
ー、アンダーフロー）処理技術に関する。

【０００２】

【従来技術とその問題点】一般に、デジタルフィルタに
おいてはその処理データが有限長のビットで実現される
ため、それによって表現可能な大きさの範囲は有限であ
り、その限界を越えるとオーバーフローやアンダーフロ
ー（以下、まとめて、単にオーバーフローということに
する）が生じる。特に固定小数点表現のデータの場合に
は、表現可能な大きさの範囲が制約されるため、オーバ
ーフローが生じやすい。浮動小数点方式の場合はオーバ
ーフローはほとんど生じないが演算処理や演算回路が複
雑化することを避けられない。オーバーフロー対策でと
られる通常の手段は、オーバーフローが生じたときに、
そのデータをデジタルフィルタのシステムで表現可能な
最大値にクリップすることである。従来技術において、
このようなクリップ手段は、オーバーフローが生じる可
能性のあるすべての箇所に設けられる。一例として、図
７に２次のＩＩＲ（無限インパルス応答）デジタルフィ
ルタの基本構成を示す。時系列を成す入力信号のサンプ
ルが与えられると、係数乗算器２０でそのサンプルをＫ
倍し、その結果を入力加算器４０で、遅延素子６０、８
０からの遅延サンプルに基づくフィードバック値（巡回
成分）に加算する。フィードバック値は直前遅延素子６
０の出力を係数乗算器１００でＢ１倍したものと、２つ
前の遅延素子８０の出力を係数乗算器１２０でＢ２倍し
たものとを加算器１４０で加算することで得られる。こ
のフィードバック値と入力信号の現サンプルとの加算結
果は加算器２２０にて遅延素子６０と８０の出力に基づ
くフォーワード値と加算され、その結果がデジタルフィ
ルタの出力信号を形成する。フィードバック値は遅延素
子６０からの１遅延時間前のデータを係数乗算器１６０
でＣ１倍したものと、遅延素子８０からの２遅延時間前
のデータを係数乗算器１８０でＣ２倍したものとを加算
器２００で加算することによって得られる。加算器４０
の出力である入力信号の現サンプルとフィードバック値
との和は遅延素子６０に入力され、遅延素子６０にあっ
たデータは遅延素子８０に移される。図７に示すデジタ
ルフィルタの場合、そのフィードバックループ（伝達関
数の分母）に係る巡回部分（要素２０、４０、６０、８
０、１００、１２０、１４０に係る部分）におけるオー
バーフローについて考慮する必要がある。図７のデジタ
ルフィルタが発振を起こさない条件（システム安定条
件）を満たすためには、ｚ平面上においてフィルタの極
（伝達関数の分母の根）が、単位円内になければならな
いので、これから係数Ｋ、Ｂ１、Ｂ２の取り得る範囲
が、０＜Ｋ＜１ −２＜Ｂ１＜２ −１＜Ｂ２＜０に制限される。この範囲内で、オーバーフローの可能性
を検討すると、その箇所は係数乗算器１００の出力、加
算器１４の出力、加算器４０の出力ということになる。
この点に鑑み、従来技術では第８図に示すように２次Ｉ
ＩＲデジタルフィルタを構成する。図８において、係数
乗算器２、加算器４、遅延素子６、８、係数乗算器１
０、１２、加算器１４は、基本構成図（第７図）におけ
る、係数乗算器２０、加算器４０、遅延素子６０、８
０、係数乗算器１００、１２０、加算器１４０に夫々、
対応するように配置される。上述したオーバーフローの
防止のため、係数乗算器１６の出力、加算器１４の出
力、加算器４の出力に、夫々、クリップ回路１６、１
８、２０が挿入される。また、基本構成の２次ＩＩＲデ
ジタルフィルタ（図７）のフォーワード部分（要素６
０、８０、１６０、１８０、２００、２２０から成る非
巡回部）において、加算処理や係数Ｃ１、Ｃ２の値次第
によってその径路上にオーバーフローが生じる可能性を
除くため、２つ前の遅延素子６の出力をそのまま、加算
器２２にて、加算器４よりクリッパ２０を通ったデータ
と加算し、その加算結果をシフト回路２４で１／２にす
るとともに、１つ前の遅延素子６の出力をそのまま加算
器２６でシフト回路２４からの出力と加算し、その結果
をシフト回路２８で１／２にしている。このフォーワー
ド部（伝達関数の分子部）の構成は、基本構成（図７）
のフォーワード部において、係数Ｃ１＝２、係数Ｃ２＝
１としたものに相当する。従来技術の欠点は、図８に例
示されるように、オーバーフロー対策のために、その可
能性のあるすべての箇所にクリッパを設けなければなら
ず、その数が比較的多くてコスト高になってしまうこと
である。別案としてオーバーフローが発生しにくいよう
にデータのダイナミックレンジを広くとることも考えら
れるが、クリッパを不要とする代りに、演算器やバスの
サイズの増大という犠牲を払わなくてはならない。

【０００３】

【発明の目的】したがって、この発明の目的は、デジタ
ルフィルタの回路規模をコンパクトにしつつ、特に、使
用するクリップ手段の個数を低域しながら有効なオーバ
ーフロー対策をとることができるデジタルフィルタを提
供することである。

【０００４】

【発明の構成、作用】この発明によれば、巡回ループ上
において、信号を遅延する少なくとも１つの遅延手段
と、信号にフィードバック係数を乗算する少なくとも１
つのフィードバック用係数乗算手段と、信号同士を加算
する少なくとも１つの加算手段とを備え、固定小数点の
デジタルデータで表現される入力信号をフィルタリング
処理して出力信号を生成する無限インパルス応答型のデ
ジタルフィルタにおいて、上記入力信号を上記巡回ルー
プで生成したフィードバック信号と加算する入力加算手
段の出力信号がオーバーフローするときにその信号を所
定値にクリップするクリップ手段を設けるとともに、上
記フィードバック用係数乗算手段の出力信号におけるオ
ーバーフローの発生の可能性を除去する除去手段とを設
けたことを特徴とするデジタルフィルタが提供される。
この構成によれば、フィードバック用係数乗算手段の出
力側においてオーバーフローは発生しないのでそこにク
リップ手段を設ける必要はなくなり、デジタルフィルタ
の構成が簡素化できる。好ましくは、上記除去手段は上
記フィードバック用係数乗算手段で使用するフィードバ
ック係数の取り得る範囲をオーバーフロー発生レベルに
対応する値より低い範囲に制限する係数範囲制限手段で
構成される。一般に、フィードバック係数の範囲を１以
下に制限すれば、その範囲内のフィードバック係数で信
号を乗算してもオーバーフローを発生することはない。
更に、フィードバック用係数の取り得る範囲を小さく制
限すれば、複数のフィードバック係数乗算器の出力を加
算する加算手段の出力におけるオーバーフローの可能性
も除去可能である。例えば、２つの信号を加算する２入
力加算器の場合、その２つの信号の大きさが、数値表現
可能な最大値の１／２以下であれば加算結果にオーバー
フローは生じない。したがって、２次の無限応答型デジ
タルフィルタにおいて第１と第２のフィードバック用係
数乗算手段におけるフィードバック係数を１／２より小
さくすれば、この２つのフィードバック用係数乗算手段
の出力同士を加算する加算手段の出力側にもクリップ手
段は不要になる。一般に、Ｎ個のフィードバック用係数
乗算手段の出力の和をとってフィードバック信号（デジ
タルフィルタの入力信号に加算される信号）を形成する
Ｎ次巡回形デジタルフィルタにおいては、各フィードバ
ック用係数乗算手段の係数範囲を１／Ｎより小さくする
ことにより、フィードバック用係数乗算手段の出力の和
をとっても、オーバーフローは発生しなくなる。更に、
この発明のもう１つの特徴として、上記入力加算手段の
出力側に上記係数範囲制限手段のフィードバック係数の
制限に依るフィルタの特性（デジタルフィルタの伝達関
数）の変化を補償する補償手段を設けることができる。
例えば、ある伝達関数を表現するために、ｂ１、ｂ２、
……ｂＮのフィードバック係数を使用するデジタルフィ
ルタを基準構成として想定する。ここで、フィードバッ
ク係数乗算手段の各出力にオーバーフローの可能性と、
フィードバック係数乗算手段の各出力の和のオーバーフ
ローの可能性を除去するため、各フィードバック係数乗
算手段の各フィードバック係数を１／Ｍに制限したとす
る。即ち、ｂ１、ｂ２……ｂＮの代りに、ｂ１／Ｍ、ｂ
２／Ｍ……ｂＮ／Ｍを使用するわけである。これにより
得られるデジタルフィルタの伝達関数は基準となるデジ
タルフィルタの伝達関数とは明らかに異なるものとな
り、詳細には、分母のｚ^-1、ｚ^-2……ｚ^-Nの項にｂ１／
Ｍ、ｂ２／Ｍ……ｂＮ／Ｍの係数が付いたものになる。
そこでこの発明の上記特徴に従い、入力加算手段の出力
側に、Ｍ倍の乗算器のような補償手段を設けると、上記
分母のｚ^-1、ｚ^-2……ｚ^-Nの項はｂ１、ｂ２……ｂＮに
補償される。見方をかえると、入力加算手段の出力→Ｎ
個の遅延手段→Ｎ個のフィードバック係数乗算手段→
（Ｎ−１）個の２入力形フィードバック乗算出力加算手
段→入力加算手段を一巡して形成されるＮ個の巡回ルー
プについて、各巡回ループＩ（Ｉ＝１〜Ｎ）を通る信号
に着目すると、その信号はフィードバック係数乗算手段
でｂＩ／Ｍ倍されるが、入力加算手段の出力に設けたＭ
倍乗算手段によってＭ倍されるので、結果、巡回ループ
を巡る都度、ｂＩ倍されることになり、これは、基準構
成のデジタルフィルタの場合と同様になる。このこと
は、両デジタルフィルタの特性が類似したものになるこ
とにほかならない。もっとも、入力加算手段の出力ライ
ンは、デジタルフィルタの入力信号がダイレクトに通る
径路（入力径路、ダイレクト径路）でもあるので、補償
用のＭ倍乗算手段により、入力径路を通る入力信号はＭ
倍されることになり、これは結果として、基準のデジタ
ルフィルタの出力をＭ倍したものになる。これについて
も、基準のデジタルフィルタの出力レベルに一致させた
いのであれば、入力径路上のなかで巡回ループ以外のと
ころに出力レベル補償用の１／Ｍ倍乗算手段を設ければ
よい。好ましくは、入力加算手段の入力ラインに１／Ｍ
倍乗算手段を設けるのがよく、これにより、デジタルフ
ィルタの主要部におけるデータ長やデータバスサイズを
最小化できる。

【０００５】

【実施例】以下、図面を参照してこの発明の実施例を説
明する。図１は本実施例の構成であり、この発明を２次
のＩＩＲデジタルフィルタに適用した例である。比較し
やすいように、図８の従来構成と図１の本構成におい
て、同様な素子には同様の参照番号を付してある。第１
に注目すべき差異はクリッパの数が減少している点であ
る。即ち、本実施例の場合、クリッパは３２で示すよう
に、入力信号とフィードバック値とを加算する加算器４
の出力側に１つ設けられるだけである。第２に、フィー
ドバック用の係数乗算器の係数が変更されている点であ
る。即ち、従来構成（図８）ではフィードバック係数乗
算器１０の係数はＢ１であり、その取り得る範囲は−２
＜Ｂ１＜２であり、フィードバック係数乗算器１２の係
数はＢ２であり、その取り得る範囲は−１＜Ｂ２＜１で
ある。これに対し、本実施例（図１）では、１０に対応
する係数乗算器３６の係数ｂ１はｂ１＝Ｂ１／４であ
り、したがってその取り得る範囲は−１／２＜ｂ１＜１
／２であり、１２に対応する係数乗算器３８の係数ｂ２
はｂ２＝Ｂ２／４であり、したがって、その取り得る範
囲は−１／４＜ｂ２＜１／４に縮少化されている。更
に、異なる点として、係数乗算器２の前段に、入力信号
を１／４に縮少するシフト回路３０が設けられ、クリッ
プ３２の出力段に信号を４倍に拡大するシフト回路３４
が設けられる。

【０００６】後述するように、本実施例（図１）の構成
は、オーバーフローが多くの箇所で起きないように工夫
したものであり、特に、フィードバックループにおける
係数乗算器３６の出力、加算器１４の出力においてオー
バーフローが生じないようにしている。

【０００７】なお図１では、各バスのサイズを数字で付
してある。数字に従うと、第１図の２次ＩＩＲデジタル
フィルタは１６ビットの入力信号を処理して１６ビット
の出力信号を生成する。内部バスは基本的には１８ビッ
トサイズであり、加算器４、２２、２６の出力では正し
い加算結果の必要性、あるいはクリッパでのオーバーフ
ローの判定のために一時的に１９ビットになる。また、
基本演算の形式は固定小数点方式になっている。

【０００８】詳細に説明すると、シフト回路３０は１６
ビットの入力データを１／４倍にして１８ビットのデー
タを生成する。図２は、２の補数表現の２進データを想
定した場合において、正の２進入力データ１６ビットに
対するシフト回路３０の動作を例示したものである。便
宜上、小数点の位置は入力データの最下位ビットの右に
位置すると想定してある。固定小数点方式なので、１／
４倍後の１８ビット２進データの小数点位置はビット１
とビット２の間に位置することになる（ビット０とビッ
ト１が小数以下の桁であると考えて）。正数なので、１
／４倍処理の結果、符号ビット１７＝０に続けて、ビッ
ト１６＝ビット１５に０のように２つゼロビットが続く
ことになる。これは、１／４シフタ３０の出力データが
図１のデジタルフィルタシステムで表現可能な数値範囲
の１／４以内にあることを表わす（図６の（Ａ）、
（Ｂ）、（Ｃ）参照）。

【０００９】１／４シフタ３０の出力は係数乗算器２で
Ｋ倍されるが０＜Ｋ＜１なので、乗算器２の出力も、図
６（Ｃ）に示すように、依然として、数値表現可能な範
囲の１／４以内に収まる。

【００１０】Ｋ倍係数乗算器２を経た入力信号（１８ビ
ット）は加算器１４からのフィードバック信号（１８ビ
ット）と加算され、１９ビットの加算結果をもたらす。
加算器４における加算例を図３の（Ａ）、（Ｂ）、
（Ｃ）に示す。この例ではＫ出力もフィードバックも共
に比較的大きな正数であり、加算結果の符号ビット１８
＝“０”に続く上位３ビット（ビット１７〜１５）のな
かに、“１”が含まれている（図の例ではビット１５＝
“１”）。このため、これをそのままシフタ３４で４倍
したとすると、１８ビット固定小数点方式のデジタルフ
ィルタシステムで表現可能な正の最大値（２^N−１＝２
¹⁷−１：ここではビット０の重みを２⁰＝１としてい
る）を超えてしまう。したがって、潜在的にオーバーフ
ローが発生していることになる。この場合、クリッパ３
２と４倍シフタ３４により４倍シフタ出力が、デジタル
フィルタシステムで数値表現可能な正の最大値（理想的
には２¹⁷−１であるが、単純な右シフト×２の４倍シフ
タの場合にシフト後の下位２ビットがゼロになるとする
と２¹⁷−４となるが、実質上理論最大値に等しい）にな
るように処理する。即ち、クリッパ３２では加算結果が
デジタルフィルタシステムで表現可能な数値範囲の１／
４以内にあるかどうかを調べ、１／４範囲外にあること
を検出した場合には、システムで表現可能な最大値の１
／４にクリップし、例えば正側で１／４範囲外に出たと
きには、図３（Ｄ）に示すように、１８ビットデータの
上位３ビット（ビット１５〜１７）をゼロとし、下位１
５ビット（ビット０〜１４）をオール１とする正クリッ
プデータを生成し、４倍シフタ３４を通したときにシス
テムで表現可能な最大値（図３（Ｅ）参照）が得られる
ようにする。

【００１１】一方、図４（Ａ）に例示するように、加算
器４の出力が４倍シフタ３４で４倍した場合にシステム
で表現可能な範囲内に収まるような場合（正のときは加
算結果１９ビットのうち上位４ビットがオール“０”、
負のときには上位４ビットがオール“１”）には、クリ
ッパ３２は、加算結果から最上位ビット１８を除いたも
のをそのまま通し（図４（Ｂ））、それが、シフタ３４
で４倍される。結果は加算器４の出力が表現する値を４
倍したものとなる。

【００１２】以上の点は図６を参照すると更によく理解
できる。図６（Ｃ）に示すように、Ｋ出力はシステムで
表現可能な数値範囲の１／４以内（−２^N-2〜２^N-2−
１）に収まるが、同図Ｄ）に示すように、加算器１４の
出力範囲（フィードバック値の範囲）はシステムで表現
可能な数値範囲（−２^N〜２^N−１）をとるので、両デー
タの値いかんによっては、図６（Ｅ）のＯＦで示すよう
に、両者を加算した場合に上述した潜在的なオーバーフ
ローが生じる。右方のオーバーフロー（正のオーバーフ
ロー）は、代表的には正値のＫ出力と正値のフィードバ
ック値との加算で生じる可能性があり、左方のオーバー
フロー（負のオーバーフロー、即ちアンダーフロー）は
負値のＫ出力と負値のフィードバック値との加算で生じ
る可能性がある。そこで加算結果の４倍が正のオーバー
フローの範囲内になったときは、クリッパ３２と４倍シ
フタとで正の最大値にクリップし、負のオーバーフロー
の範囲内になったときは負の最大値にクリップしたもの
を、加算結果の４倍とみなし（図６（Ｆ））、加算結果
が正常な範囲ＮＯＲＭ内にあるときには、単にその値を
４倍にする。

【００１３】この実施例の場合、いずれのフィードバッ
ク用係数乗算器３６、３８もその係数が１／２未満にな
る（−１／２＜Ｂ１／４＜１／２、−１／４＜Ｂ２／４
＜１／４）ので、いずれの係数乗算器３６、３８の出力
側でもオーバーフローは生じない。一方、従来例（図
８）の場合は、係数乗算器１２の方はその係数Ｂ２範囲
が−１＜Ｂ２＜１なのでオーバーフローは生じないが、
係数乗算器１０の方は、その係数Ｂ１の絶対値が１を超
える可能性があるため、オーバーフローが生じることが
ある。更に、係数乗算器３６、３８の各係数が１／２未
満であることから、この２つの係数乗算器３６、３８の
出力の和をとる加算器１４においても、加算結果にオー
バーフローが生じないことになる。一方、従来例（図
８）の場合は、この加算器１４の加算動作によっても、
オーバーフローの可能性が生じる。１次あるいは３次以
上のＩＩＲデジタルフィルタに拡張して説明すると、そ
のＮ個（Ｎ＝１またはＮ≧３）のフィードバック用係数
乗算器における係数の絶対値を１／Ｎより小さくなるよ
うにすれば、いずれのフィードバック用係数乗算器にお
いてもオーバーフローの出力は発生せず、かつ、フィー
ドバック用係数乗算器の出力の和をとる加算器でもその
加算結果にオーバーフローは発生しなくなる。

【００１４】更に、本実施例によれば、従来例（図８）
に示すデジタルフィルタの伝達関数（フィルタ特性）と
同様の特性をもたせるための工夫を施している。まず、
遅延素子６、８を含む２つの巡回ループ、即ち加算器４
からクリッパ３２、４倍シフタ３４、遅延素子６、フィ
ードバック用係数乗算器３６、加算器１４を通って加算
器４に戻る第１の巡回ループと、加算器４から、クリッ
プ３２、４倍シフタ３４、遅延素子６、遅延素子８、フ
ィードバック用係数乗算器１２、加算器１４を通って加
算器４に戻る第２の巡回ループについて、その利得（各
巡回ループ信号にかかる重み）を求めると、第１の巡回
ループの利得は４×Ｂ１／４＝Ｂ１、第２の巡回ループ
の利得は４×Ｂ２／４＝Ｂ２となる。これは、従来例
（第８図）における対応する第１の巡回ループ（４→２
０→６→１６→１４→１８→４）の利得Ｂ１、第２の巡
回ループ（４→２０→６→８→１２→１４→１８→４）
の利得Ｂ２と一致する。次に、入力信号径路（１／４倍
シフタ３０、Ｋ倍シフタ２、加算器４、クリップ３２、
４倍シフタ３４を通る径路）の利得を求めると１／４×
Ｋ×４＝Ｋとなり、これは、従来例（図８）において対
応する入力信号径路（Ｋ倍シフタ２、加算器４、クリッ
パ２０を通る径路）の利得Ｋに等しい。実施例（図１）
を従来例（図８）に関する残りの構成は明らかに同一で
ある。したがって、ノーマル状態において、実施例のデ
ジタルフィルタの特性ないし伝達関数と従来例のデジタ
ルフィルタの特性ないし伝達関数は一致する。即ち、共
通の伝達関数Ｈ（ｚ）は、

【数１】で与えられ、入力Ｘ（ｚ）と出力Ｙ（ｚ）の関
係は、Ｙ（ｚ）＝Ｈ（ｚ）×Ｘ（ｚ）である。

【００１５】上述したように一般のＮ次のＩＩＲデジタ
ルフィルタにおいてクリッパの数を、入力信号とフィー
ドバック信号の和をとる入力加算器の出力段に１つとい
うように減少させるためには、各フィードバック用係数
乗算器の係数を１／Ｎ未満にすればよい。更に、デジタ
ルフィルタの伝達関数の特性は保存するためには、入力
加算器の出力ライン上の巡回ループ内にＮ倍の乗算器も
しくはシフタを設け（これにより巡回ループ利得が保存
される）、巡回ループ外の入力径路上に１／Ｎ倍の乗算
器もしくはシフタを設ければよい（これにより、入力信
号のダイレクトパスの利得が保存される）。ダイレクト
パス（入力径路）の全体は、第１図でいえば入力信号→
１／４倍シフタ３０→Ｋ倍乗算器２→加算器４→クリッ
パ３２→４倍シフタ３４→加算器２２→１／２倍シフタ
→加算器２０→１／２倍シフタ２８の径路であり、その
利得はＫ／４である。もっとも、巡回ループ外の入力径
路上の１／Ｎ倍乗算器は単に、デジタルフィルタの出力
をそれがない場合の大きさの１／Ｎ倍の大きさにスケー
リングするだけであり、本質的な伝達関数の特性は変わ
らない（１／Ｎ倍乗算器がないとすると、元の伝達関数
にＮの乗数がつくだけである）。

【００１６】図１の実施例では、デジタルフィルタの固
定小数点の演算において基本となるデータ長を１８ビッ
トとしたときに、各部のデータバスのサイズが最小化さ
れるような位置に１／４倍シフタ３０（拡張説明におけ
る１／Ｎ倍乗算器）を置いている。即ち、入力加算器４
の入力ライン上に１／４倍シフタ３０を置いている。ま
た、クリッパ３２と４倍シフタも、この順序で、巡回ル
ープ内の入力径路（ダイレクトパス）上に置かれてい
る。この順序を逆にすると、４倍シフタの後のデータ長
は一時的に加算結果のビット数＋２＝１９＋２＝２１ビ
ットとなり、クリッパを通した後に１８ビットに戻され
る。したがって中間的生成データも含めて、データサイ
ズの最小化が図れている。

【００１７】以上で実施例の説明を終えるが、この発明
の範囲内で種々の変形、変更が可能である。例えば、デ
ジタルフィルタを実現する上でのデバイスレベルは任意
のレベルでよく、例えば時分割多重方式（ＴＤＭ）によ
り、図１の係数乗算器２、３６、３８とシフタ３０、３
４を各係数データを記憶する係数メモリと、所定のタイ
ミングで係数データと信号とを乗算する単一の乗算器と
で構成し、遅延素子６、８を信号の時系列を記憶するＲ
ＡＭ等で構成し、加算器４、１４、２２、２６を各タイ
ミングで所要の加算を行う単一の加算回路で構成したよ
うな演算素子共用型の信号処理プロセッサ（ＤＳＰ）で
第１図のデジタルフィルタを実現してもよいし、図示の
ように論理レベルで表現した各素子を専用のデバイスで
構成してもよい。

【００１８】

【発明の効果】］最後に、特許請求の範囲の請求項に記
載する構成の効果について述べる。請求項１によれば、
フィードバック用係数乗算手段の出力側においてオーバ
ーフローの発生の可能性がなくなるので、従来、これら
の箇所に必要であったクリップ手段を省略することがで
き、デジタルフィルタの構成の簡素化につながる。請求
項２によれば、フィードバック用係数乗算手段で使用す
るフィードバック係数の取り得る範囲を制限することに
より、請求項１と同様の効果を得ることができる。更
に、請求項３によれば、フィードバック係数が取り得る
範囲を制限したことに依って生じる目的のデジタルフィ
ルタ特性からのずれを補償する補償手段を入力加算手段
の出力側に設けたので、所望のフィルタ特性を維持しつ
つ、クリッパ手段を削減することができる利点がある。

【図面の簡単な説明】

【図１】この発明の一実施例に係る２次無限インパルス
応答型デジタルフィルタの論理構成図である。

【図２】図１の１／４倍シフタ３０の作用を説明する図
である。

【図３】図１のデジタルフィルタの巡回ループにおける
入力加算器４、クリッパ３２、４倍シフタ３４の作用を
説明するもので信号のオーバーフローのためにクリップ
された例を示す図である。

【図４】図３と同様であるが信号のオーバーフローなし
のためクリップされなかった例を示す図である。

【図５】図１のデジタルフィルタの巡回ループにおける
フィードバック係数乗算器３６、３８、加算器１４の作
用を説明するもので、これらの演算要素の出力でオーバ
ーフローが発生しないことを示す図である。

【図６】図１のデジタルフィルタの巡回ループを巡回す
る信号の大きさの範囲を示したもので、本実施例におけ
るオーバーフローの発生のメカニズムを説明する図であ
る。

【図７】２次無限インパルス応答型のデジタルフィルタ
の基本的な論理構成図である。

【図８】オーバーフロー対策のためにとられる従来の２
次無限インパルス応答型デジタルフィルタの論理構成図
である。

【符号の説明】

４入力加算器６、８遅延素子３２クリッパ３４４倍シフタ（フィルタ特性補償用）３６、３８フィードバック用係数乗算器（係数範囲制
限）１４加算器４、３２、３４、６、３６、１４、４及び４、３２、３
４、６、８、３８、１４、４巡回ループ構成

【表１】

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭60−5339（ＪＰ，Ａ) 特開昭58−38023（ＪＰ，Ａ) 実開昭61−14532（ＪＰ，Ｕ) 特公昭61−16110（ＪＰ，Ｂ２) 特公昭63−66450（ＪＰ，Ｂ２)

Claims

【特許請求の範囲】

【請求項１】巡回ループ上において、信号を遅延する少
なくとも１つの遅延手段と、信号にフィードバック係数
を乗算する少なくとも１つのフィードバック用係数乗算
手段と、信号同士を加算する少なくとも１つの加算手段
とを備え、固定小数点のデジタルデータで表現される入
力信号をフィルタリング処理して出力信号を生成する無
限インパルス応答型のデジタルフィルタにおいて、上記入力信号を上記巡回ループで生成したフィードバッ
ク信号と加算する入力加算手段の出力信号がオーバーフ
ローするときにその信号を所定値にクリップするクリッ
プ手段を設けるとともに、上記フィードバック用係数乗
算手段の出力信号におけるオーバーフローの発生の可能
性を除去する除去手段とを設けたことを特徴とするデジ
タルフィルタ。
【請求項２】請求項１記載のデジタルフィルタにおい
て、上記除去手段は、上記フィードバック用係数乗算手
段で使用するフィードバック係数の取り得る範囲をオー
バーフロー発生レベルより低く制限する係数範囲制限手
段を有することを特徴とするデジタルフィルタ。
【請求項３】請求項２記載のデジタルフィルタにおい
て、上記入力加算手段の出力側に、上記係数範囲制限手
段のフィードバック係数の制限に依るデジタルフィルタ
の伝達関数の変化を補償する補償手段を設けたことを特
徴とするデジタルフィルタ。