JPH0787238B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0787238B2 JPH0787238B2 JP61287336A JP28733686A JPH0787238B2 JP H0787238 B2 JPH0787238 B2 JP H0787238B2 JP 61287336 A JP61287336 A JP 61287336A JP 28733686 A JP28733686 A JP 28733686A JP H0787238 B2 JPH0787238 B2 JP H0787238B2
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- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 1
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-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、電源電位よりも高電位または接地電位より
も低電位を半導体基板に与える回路を有する半導体記憶
装置に関するものである。
も低電位を半導体基板に与える回路を有する半導体記憶
装置に関するものである。
［従来の技術］ 一般に、ダイナミック・ランダム・アクセス・メモリ
（DRAM）等の半導体記憶装置は、電源電位よりも高い電
位または接地電位よりも低い電位（これらの電位をVBB
とする）を半導体基板に与える基板電位発生回路（以
下、VBB発生回路部という）を有している。
（DRAM）等の半導体記憶装置は、電源電位よりも高い電
位または接地電位よりも低い電位（これらの電位をVBB
とする）を半導体基板に与える基板電位発生回路（以
下、VBB発生回路部という）を有している。
第２図（ａ）はこのようなVBB発生回路部を有する従来
の半導体記憶装置の主要部の配置を示す平面図、第２図
（ｂ）は第２図（ａ）のｘ−ｙ線断面図である。
の半導体記憶装置の主要部の配置を示す平面図、第２図
（ｂ）は第２図（ａ）のｘ−ｙ線断面図である。
図において、ｐ形の半導体基板１の所定領域に接地電位
よりも低い電位VBB（たとえば−3V）を発生するVBB発生
回路部２が形成されている。このVBB発生回路部２は、
半導体基板１上に形成された容量素子とリングオッシレ
ータとで構成されたチャージポンプにより前記VBB電位
を半導体基板１に与えるものであり、図においては容量
素子の領域のみが示されている。第２図（ｂ）の断面図
において、前記容量素子の一端子であるｎ形不純物拡散
層21（以下、n+層という）のみが示されている。
よりも低い電位VBB（たとえば−3V）を発生するVBB発生
回路部２が形成されている。このVBB発生回路部２は、
半導体基板１上に形成された容量素子とリングオッシレ
ータとで構成されたチャージポンプにより前記VBB電位
を半導体基板１に与えるものであり、図においては容量
素子の領域のみが示されている。第２図（ｂ）の断面図
において、前記容量素子の一端子であるｎ形不純物拡散
層21（以下、n+層という）のみが示されている。
このVBB発生回路部２の容量素子の両側の領域には入出
力バッファ回路、デコーダ回路等のメモリ周辺回路を構
成するCMOS回路部3a,3bが形成されている。このCMOS回
路部3a,3bは、ｎチャネル形トランジスタ領域4a,4bとｐ
チャネル形トランジスタ領域5a,5bとから構成されてお
り、一方のCMOS回路部3aにおいてはｐチャネル形トラン
ジスタ領域5aが前記容量素子のn+層21に隣接して位置
し、他方のCMOS回路部3bにおいてはｎチャネル形トラン
ジスタ領域4bが前記容量素子のn+層21に隣接して位置し
ている。
力バッファ回路、デコーダ回路等のメモリ周辺回路を構
成するCMOS回路部3a,3bが形成されている。このCMOS回
路部3a,3bは、ｎチャネル形トランジスタ領域4a,4bとｐ
チャネル形トランジスタ領域5a,5bとから構成されてお
り、一方のCMOS回路部3aにおいてはｐチャネル形トラン
ジスタ領域5aが前記容量素子のn+層21に隣接して位置
し、他方のCMOS回路部3bにおいてはｎチャネル形トラン
ジスタ領域4bが前記容量素子のn+層21に隣接して位置し
ている。
第２図（ｂ）の断面図においては、ｎチャネル形トラン
ジスタ領域4a,4bの１つのn+形不純物拡散層（以下、n+
層という）41a,41bと、ｎウェル50a,50b内に形成された
ｐチャネル形トランジスタ5a,5bの１つのp+形不純物拡
散層51a,51b（以下、p+層という）とが示されている。
前記ｎウェル50a,50bは電源電位VCCに保たれている。
ジスタ領域4a,4bの１つのn+形不純物拡散層（以下、n+
層という）41a,41bと、ｎウェル50a,50b内に形成された
ｐチャネル形トランジスタ5a,5bの１つのp+形不純物拡
散層51a,51b（以下、p+層という）とが示されている。
前記ｎウェル50a,50bは電源電位VCCに保たれている。
そして、複数のメモリセル（図示せず）は、半導体基板
１上における前記CMOS回路部3a,3bのさらに外側の領域
に形成されている。
１上における前記CMOS回路部3a,3bのさらに外側の領域
に形成されている。
［発明が解決しようとする問題点］ 上記のような構造の半導体記憶装置においては、VBB発
生回路部２によって発生される基板電位VBBは容量素子
の一端子である。n+層21に現われる。このときn+層21の
抵抗等が要因となって半導体基板１内に電子が注入され
ることがある。すなわち、VBB発生回路部２が電子の注
入源となり得る。このようにして半導体基板１内に注入
された電子は通常、半導体基板１内で再結合するか、ま
たは、電源電位VCCに保たれかつ面積が大きく深いｎ形
不純物拡散領域であるｎウェル50a,50bに吸収されてし
まうが（第３図（ａ））、メモリセル部分に到達した場
合には、記憶ノードである容量素子の一端を構成するn+
層等に吸収されて誤動作の原因となる。
生回路部２によって発生される基板電位VBBは容量素子
の一端子である。n+層21に現われる。このときn+層21の
抵抗等が要因となって半導体基板１内に電子が注入され
ることがある。すなわち、VBB発生回路部２が電子の注
入源となり得る。このようにして半導体基板１内に注入
された電子は通常、半導体基板１内で再結合するか、ま
たは、電源電位VCCに保たれかつ面積が大きく深いｎ形
不純物拡散領域であるｎウェル50a,50bに吸収されてし
まうが（第３図（ａ））、メモリセル部分に到達した場
合には、記憶ノードである容量素子の一端を構成するn+
層等に吸収されて誤動作の原因となる。
上記のように構成された従来の半導体記憶装置において
は、一方のCMOS回路部3bのｐチャネル形トランジスタ領
域5b周囲全体に存在するｎウェル50bが電子の注入源で
あるVBB発生回路部２の容量素子から離れた位置にある
ため、第３図（ｂ）に示すように、VBB発生回路部２の
容量素子において注入された電子がｎウェル50bによっ
て吸収されずにメモリセル部分に到達しやすくなり、誤
動作を起こしやすいという問題があった。
は、一方のCMOS回路部3bのｐチャネル形トランジスタ領
域5b周囲全体に存在するｎウェル50bが電子の注入源で
あるVBB発生回路部２の容量素子から離れた位置にある
ため、第３図（ｂ）に示すように、VBB発生回路部２の
容量素子において注入された電子がｎウェル50bによっ
て吸収されずにメモリセル部分に到達しやすくなり、誤
動作を起こしやすいという問題があった。
この発明は上記のような問題点を解消するためになされ
たもので、基板電位発生回路部を有する上記の半導体記
憶装置において電子または正孔の注入による誤動作を低
減することを目的とする。
たもので、基板電位発生回路部を有する上記の半導体記
憶装置において電子または正孔の注入による誤動作を低
減することを目的とする。
［問題点を解決するための手段］ この発明に係る半導体記憶装置は、容量素子の一部を構
成する第２導電形の不純物拡散層の両側に、半導体基板
の表面領域のみを介在して形成されたCMOS回路部におけ
る第２導電形ウェル内に第１導電チャネル形トランジス
タ領域を配置している。
成する第２導電形の不純物拡散層の両側に、半導体基板
の表面領域のみを介在して形成されたCMOS回路部におけ
る第２導電形ウェル内に第１導電チャネル形トランジス
タ領域を配置している。
［作用］ この発明に係る半導体記憶装置においては、基板電位発
生回路部における容量素子の一部を構成する第２導電形
の不純物拡散層の両側に、半導体基板の表面領域のみを
介在して形成されたCMOS回路部における第２導電形ウェ
ルを配置しているため、容量素子の領域において注入さ
れた電子または正孔が前記第２導電形ウェルによって直
ちに吸収されることになる。したがって、メモリセル部
分の記憶ノード等に到達する電化が減少し、注入された
電子または正孔によるメモリの誤動作が軽減される。
生回路部における容量素子の一部を構成する第２導電形
の不純物拡散層の両側に、半導体基板の表面領域のみを
介在して形成されたCMOS回路部における第２導電形ウェ
ルを配置しているため、容量素子の領域において注入さ
れた電子または正孔が前記第２導電形ウェルによって直
ちに吸収されることになる。したがって、メモリセル部
分の記憶ノード等に到達する電化が減少し、注入された
電子または正孔によるメモリの誤動作が軽減される。
［実施例］ 以下、この発明の一実施例を図面を用いて説明する。
第１図（ａ）はこの発明による半導体記憶装置の主要部
の配置を示す平面図、第１図（ｂ）は第１図（ａ）のｘ
−ｙ線断面図である。図において、ｐ形半導体基板１の
所定領域に接地電位よりも低い電位VBB（たとえば−3
V）を発生するVBB発生回路部２が形成されている。この
VBB発生回路部２は、半導体基板１上に不純物拡散層を
形成することにより容量素子およびリングオシレータを
形成し、これらの容量素子およびリングオシレータによ
りチャージポンプを構成し、このチャージポンプによっ
て前記VBB電位を半導体基板１に与えるものである。第
１図（ａ）において容量素子の領域のみが示さており、
第１図（ｂ）の断面図においては前記容量素子の一端子
であるｎ形不純物拡散層21（以下、n+層という）が示さ
れている。このVBB発生回路部２の容量素子の両側の領
域には入出力バッファ回路、デコーダ回路等のメモリ周
辺回路を構成するCMOS回路部3a,3bが形成されている。
このCMOS回路部3a,3bは、ｎチャネル形トランジスタ領
域4a,4bとｐチャネル形トランジスタ領域5a,5bとから構
成されている。この領域においては、VBB発生回路部２
における容量素子のn+層21の両側に、半導体基板１の表
面領域のみを介在して形成されたｎウェル50a,50b内に
形成されたｐチャネル形トランジスタ領域5a,5bが位置
するようにCMOS回路部3a,3bが形成されている。前記ｎ
ウェル50a,50bは電源電圧VCCに保たれている。第１図
（ｂ）の断面図においては、ｎチャネル形トランジスタ
領域4a,4bの１つのn+形不純物拡散層41a,41b（n+層）
と、ｎウェル50a,50b内に形成されたｐチャネル形トラ
ンジスタ領域5a,5bの１つのp+形不純物拡散層51a,51b
（p+層）とが示されている。
の配置を示す平面図、第１図（ｂ）は第１図（ａ）のｘ
−ｙ線断面図である。図において、ｐ形半導体基板１の
所定領域に接地電位よりも低い電位VBB（たとえば−3
V）を発生するVBB発生回路部２が形成されている。この
VBB発生回路部２は、半導体基板１上に不純物拡散層を
形成することにより容量素子およびリングオシレータを
形成し、これらの容量素子およびリングオシレータによ
りチャージポンプを構成し、このチャージポンプによっ
て前記VBB電位を半導体基板１に与えるものである。第
１図（ａ）において容量素子の領域のみが示さており、
第１図（ｂ）の断面図においては前記容量素子の一端子
であるｎ形不純物拡散層21（以下、n+層という）が示さ
れている。このVBB発生回路部２の容量素子の両側の領
域には入出力バッファ回路、デコーダ回路等のメモリ周
辺回路を構成するCMOS回路部3a,3bが形成されている。
このCMOS回路部3a,3bは、ｎチャネル形トランジスタ領
域4a,4bとｐチャネル形トランジスタ領域5a,5bとから構
成されている。この領域においては、VBB発生回路部２
における容量素子のn+層21の両側に、半導体基板１の表
面領域のみを介在して形成されたｎウェル50a,50b内に
形成されたｐチャネル形トランジスタ領域5a,5bが位置
するようにCMOS回路部3a,3bが形成されている。前記ｎ
ウェル50a,50bは電源電圧VCCに保たれている。第１図
（ｂ）の断面図においては、ｎチャネル形トランジスタ
領域4a,4bの１つのn+形不純物拡散層41a,41b（n+層）
と、ｎウェル50a,50b内に形成されたｐチャネル形トラ
ンジスタ領域5a,5bの１つのp+形不純物拡散層51a,51b
（p+層）とが示されている。
複数のメモリセル（図示せず）は、半導体基板１上にお
ける前記CMOS回路部3a,3bのさらに外側の領域に形成さ
れている。
ける前記CMOS回路部3a,3bのさらに外側の領域に形成さ
れている。
このように、この半導体記憶装置においては、VBB発生
回路部２における容量素子のn+層21の両側面にはｐチャ
ネル形トランジスタ領域5a,5bを取囲む深いｎ形不純物
拡散層であるｎウェル50a,50bが半導体基板１の表面領
域のみを介在して位置しているため、容量素子のn+層21
において半導体基板１内に注入された電子は前記ｎウェ
ル50a,50bに吸収され、メモリ部分に到達することが困
難となる。したがって、注入された電子によるメモリの
誤動作が少なくなる。
回路部２における容量素子のn+層21の両側面にはｐチャ
ネル形トランジスタ領域5a,5bを取囲む深いｎ形不純物
拡散層であるｎウェル50a,50bが半導体基板１の表面領
域のみを介在して位置しているため、容量素子のn+層21
において半導体基板１内に注入された電子は前記ｎウェ
ル50a,50bに吸収され、メモリ部分に到達することが困
難となる。したがって、注入された電子によるメモリの
誤動作が少なくなる。
なお、上記実施例においては、ｐ形の半導体基板にｎウ
ェルが形成されている場合について説明したが、この発
明は、ｎ形の半導体基板にｐウェルが形成されている場
合にも適用でき、上記実施例と同様の効果を奏する。
ェルが形成されている場合について説明したが、この発
明は、ｎ形の半導体基板にｐウェルが形成されている場
合にも適用でき、上記実施例と同様の効果を奏する。
［発明の効果］ 以上のようにこの発明によれば、基板電位発生回路部に
おける容量素子の一部を構成する第２導電型の不純物層
の両側に、半導体基板の表面領域のみを介在して形成さ
れたCMOS回路部における第２導電型ウェル内に、第１導
電チャネル型トランジスタ領域を配置することにより、
面積を増大させることなく容易な方法で、電子や正孔の
注入によるメモリの誤動作が低減された半導体記憶装置
を得ることができる。
おける容量素子の一部を構成する第２導電型の不純物層
の両側に、半導体基板の表面領域のみを介在して形成さ
れたCMOS回路部における第２導電型ウェル内に、第１導
電チャネル型トランジスタ領域を配置することにより、
面積を増大させることなく容易な方法で、電子や正孔の
注入によるメモリの誤動作が低減された半導体記憶装置
を得ることができる。
第１図（ａ）はこの発明の一実施例による半導体記憶装
置の主要部を示す平面図、第１図（ｂ）は第１図（ａ）
の半導体記憶装置の断面図、第２図（ａ）は従来の半導
体記憶装置の主要部を示す平面図、第２図（ｂ）は第２
図（ａ）の半導体記憶装置の断面図、第３図（ａ）およ
び（ｂ）はｎウェルの位置の違いによる電子吸収の可能
性を説明するための図である。 図において、１はｐ形半導体基板、２は基板電位発生回
路部、3a,3bはCMOS回路図、4a,4bはｎチャネル形トラン
ジスタ領域、5a,5bはｐチャネル形トランジスタ領域、2
1はｎ形不純物拡散層である。 なお、各図中同一符号は同一または相当部分を示す。
置の主要部を示す平面図、第１図（ｂ）は第１図（ａ）
の半導体記憶装置の断面図、第２図（ａ）は従来の半導
体記憶装置の主要部を示す平面図、第２図（ｂ）は第２
図（ａ）の半導体記憶装置の断面図、第３図（ａ）およ
び（ｂ）はｎウェルの位置の違いによる電子吸収の可能
性を説明するための図である。 図において、１はｐ形半導体基板、２は基板電位発生回
路部、3a,3bはCMOS回路図、4a,4bはｎチャネル形トラン
ジスタ領域、5a,5bはｐチャネル形トランジスタ領域、2
1はｎ形不純物拡散層である。 なお、各図中同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小西 康弘 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 山▲崎▼ 宏之 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 堂阪 勝己 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 下田 正喜 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内 (72)発明者 日高 秀人 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭62−48061（ＪＰ，Ａ)
Claims (1)
- 【請求項１】第１導電形の半導体基板上の所定の領域に
形成された容量素子を少なくとも含みその半導体基板に
電源電位よりも高電位または接地電位よりも低電位を与
える基板電位発生回路部と、前記半導体基板上の他の領
域に形成され第２導電チャネル形トランジスタ領域と第
２導電形ウェル内に設けられた第１導電チャネル形トラ
ンジスタ領域とにより所定の回路を構成するCMOS回路部
と、前記半導体基板上のさらに他の領域に形成された複
数のメモリセルとを備えた半導体記憶装置において、 前記容量素子の一部を構成する第２導電形の不純物拡散
層の両側に、前記半導体基板の表面領域のみを介在して
形成された前記CMOS回路部における第２導電形ウェル内
に、第１導電チャネル形トランジスタ領域を配置したこ
とを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61287336A JPH0787238B2 (ja) | 1986-12-01 | 1986-12-01 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61287336A JPH0787238B2 (ja) | 1986-12-01 | 1986-12-01 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63140559A JPS63140559A (ja) | 1988-06-13 |
| JPH0787238B2 true JPH0787238B2 (ja) | 1995-09-20 |
Family
ID=17716047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61287336A Expired - Fee Related JPH0787238B2 (ja) | 1986-12-01 | 1986-12-01 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0787238B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69104773T2 (de) * | 1990-05-21 | 1995-03-02 | Ishikawajima Harima Heavy Ind | Hitzeschutzelement. |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57194565A (en) * | 1981-05-25 | 1982-11-30 | Toshiba Corp | Semiconductor memory device |
| JPS59220946A (ja) * | 1983-05-31 | 1984-12-12 | Toshiba Corp | 集積回路装置 |
| ATE67617T1 (de) * | 1985-08-26 | 1991-10-15 | Siemens Ag | Integrierte schaltung in komplementaerer schaltungstechnik mit einem substratvorspannungs- generator. |
-
1986
- 1986-12-01 JP JP61287336A patent/JPH0787238B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63140559A (ja) | 1988-06-13 |
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