JPH0787094A

JPH0787094A - Ａｔｍスイッチにおける調停機構

Info

Publication number: JPH0787094A
Application number: JP20612693A
Authority: JP
Inventors: Nobuyuki Oba; 信之大庭
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1993-08-20
Filing date: 1993-08-20
Publication date: 1995-03-31
Anticipated expiration: 2011-05-29
Also published as: US5541916A; JP2502920B2

Abstract

(57)【要約】【目的】大規模な非同期転送モードスイッチにおいて、
スイッチングを高速にするための調停方法に関する。【構成】クロスバ方式を採用し、同一の出力ポートに向
けられた二以上の出力要求が競合した際にその要求を前
記出力要求を示すリクエスト信号をマトリクス状に予め
格納されている１ビット信号との間で前記マトリクスの
各々の行についてＮＡＮＤ演算を行い、前記ＮＡＮＤ演
算の結果を前記マトリクスの列ごとにワイヤードＯＲ演
算を行い列ごとに内部信号Ｑを得て、内部信号Ｑの順番
が前記マトリクス状に予め格納されている１ビット信号
の一の行に係わる順番と相補的(complimentary)な関係
にあることを検出し、前記順番が等しい行に係わる前記
出力要求に対して了解信号を生成する。【効果】調停プロセスは全てハードウエア上で行われる
ため極めて高速に実行される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本願発明はＡＴＭ（非同期転送モ
ード）スイッチに係わる高速の調停機構に関する。ＡＴ
Ｍはマルチメデイアや並列処理における通信機構として
注目されている。

【０００２】

【従来技術】近年音声・画像といった複数の形態のデー
タを一の媒体にのせて融合、表示するマルチメデイア技
術が着目されている。マルチメデイアにおいてもスイッ
チングの必要性は従来と同様に必要であるが、特に多種
形態のデータを一のスイッチング回路でサポートするこ
とが必要である。すなわち、このことはスイッチング回
路にデータの種類に応じていろいろな特性が要求される
ということにほかならない。たとえば、音声情報であれ
ば最も要求されるのはその即時性という点にある。も
し、音声が即時（リアルタイム）に伝達されないとした
ら、情報の受け手は正確な情報としては認識することが
困難である。一方、データベースなどの情報においては
リアルタイム性よりもエラーフリーであることがより強
く要請される。データのスイッチングにおいてエラーが
生じると時には転送エラー等の重大な問題を引き起こす
ことがあるためである。音声情報についてはこのエラー
フリーである、という特性はさほど問題とならない。音
声に対する人間の感覚はエラーを全く許容しないほど鋭
敏ではないためである。従って、音声情報についてはス
イッチング時に若干のエラーは許容されうる。

【０００３】このように、マルチメデイアにおいては一
つのスイッチング回路にさまざまな特性が要求される。
これを満たすスイッチング機構として近年注目されてい
るのが非同期転送モード（ＡＴＭ）によるスイッチング
である。この態様のスイッチング方式は、これらの多様
な形態のデータを予め定められた一つのフォーマットに
定形化することができるので、スイッチング時のデータ
の制御が非常に行いやすいという利点がある。また、こ
の結果、高いスループットと低い遅延を有するスイッチ
ング技術を実現することが可能となる。

【０００４】ここで、ＡＴＭスイッチをその内部の構成
の形態から見ると以下のカテゴリーに分類できる。・クロスバー方式・バンヤン方式・共通メモリを有する時分割方式・共有媒体を使用する構成このなかで、クロスバー方式は内部的にノンブロッキン
グ（二の異なった出力ポートに向けられた二のパケット
がスイッチ内のいずれのノードにおいても衝突しないこ
と）であり、単純な構造を有しているという点でＡＴＭ
スイッチに適用する上で適したものである。

【０００５】しかし、この方式によればスイッチングの
際の速度が同期式のものよりも低いという問題があっ
た。この問題はスイッチの規模が８入力ｘ８出力程度の
小さいものであればさほど問題とはならないのである
が、６４入力ｘ６４出力程度の規模のものとなるとスイ
ッチングの遅延が従来の方式においては顕著な問題とな
っていた。

【０００６】このスイッチングの遅延という問題をさら
に分析してみると、この原因はこのような比較的大きな
規模のスイッチングにおいて入力セルの競合状態時にそ
の調停に長くかかることが原因である。ここで、競合状
態とは同一の出力ポートに向けられた複数入力セルが存
在する状態をいう。競合状態においてもこの場合は一の
入力セルのみが一時に指定された出力ポートから出力可
能である。そこで、どのセルを優先的に出力するかを決
定しなければならない。このプロセスを調停(arbitrati
on)と呼ぶが、この調停プロセスは従来少なくとも部分
的にソフトウエアの関与を認めつつ行っていた。しか
し、このようなソフトウエア的な手法によれば調停速度
が低下することは自明である。つまり、各々のセル（パ
ケット）が処理されるべき速度はあまりにも高すぎるた
め全ての操作はハードウエア上で行われることが条件と
なる。そして，この場合の調停機構は高速スイッチング
の実現において極めて重要な役割を有しており、高応答
性、高速であることを条件とする。

【０００７】

【発明が解決しようとする課題】従って、本願発明はか
かる大きな規模のＡＴＭスイッチにおいてそのスイッチ
ングを高速にすることが目的である。

【０００８】より具体的にいうと、本願発明はスイッチ
ングの際に入力セルの競合状態が発生した時の出力セル
に対する調停プロセスの高速化を目的とする。

【０００９】また、調停プロセスにおいては公平である
ことが要求される場合がある。すなわち、ある特定の入
力ポートから入力されたセルのみが常に優先的に出力さ
れるような調停は「公平ではない」ということになる。
従って、本願発明は調停の高速化を第一義的な目的とし
つつも、調停の公平性を失しないことを目的とする。

【００１０】

【課題を解決するための手段】本願発明の特徴はこの目
的を達成するためにハードウエアのみを用いて調停する
ことにある。これによって高速な調停が可能となり、そ
の結果、従来に比べて格段に高速なスイッチングが比較
的大きな規模のスイッチで可能となる。

【００１１】具体的にいうと、スイッチングの形態上の
形式としてクロスバ方式を採用し、図３のように一の出
力ポートごと（すなわち、各々の列）に調停機構を設け
る。この調停機構は相互に全く独立して同時に動作する
ことができる。

【００１２】また、図６に示すように各々の調停機構に
おいては所定の数値を格納した優先度レジスタがマトリ
クス状に設けられている。調停に際しては、図７に示す
ように各セルの出力を要請する信号（リクエスト信号）
とこの優先度レジスタの内容をＮＡＮＤ演算にかけ、さ
らに列ごとにワイヤードＯＲ演算をすることによって、
各リクエスト信号について内部信号Ｑを導出する。次
に、図９に示すようにＸＯＲ演算を行い、さらに、行ご
とにワイヤードＯＲ演算を行う。このステップによって
自動的に内部信号Ｑの順序が優先度レジスタの順序内容
と相補的(complimentary)な関係にあるかどうかを調べ
ることができ、かつ、そのリクエスト信号に係わるセル
が優先的に出力ポートから出力されるセルであるとして
決定され、その表示として了解信号が当該セルについて
発行される。

【００１３】従って、このようなゲートの組み合わせに
よって、ハードウエアのみを用いた調停機構を実現する
ことができる。

【００１４】さらに、調停の公平性を維持するために、
優先度レジスタの内容はクロックごとに一定の数式にし
たがって循環する（ラウンド・ロビン方式）。このこと
によって、特定の入力ポートから入力されたセルのみが
常に調停によって選ばれ、優先的に出力されるという事
態を回避する。

【００１５】

【実施例】本願発明の説明に先立って、図１〜３によっ
てＡＴＭスイッチにおけるルーチングの方法を示す。

【００１６】ＡＴＭセル（パケット）は図１に示すよう
に５バイトのヘッダ部と、４８バイトのデータ部を有し
ている。ヘッダは仮想チャネル識別子（ＶＣＩ）と仮想
パス識別子（ＶＰＩ）を含んでいる。ＶＰＩはＶＣＩの
下で、セルごとにマルチプレクシングに係わるレイヤー
を特定し、一の（単位）ユニットとしてスイッチするこ
とができる仮想パスについてＶＣＩをグループ分けす
る。ルーチングの制御はＶＣＩとＶＰＩを参照・変更す
ることによって行う。図２はＮ個の入力ポートと、Ｎ個
の出力ポートを有するＡＴＭスイッチについて開示す
る。最も単純なケースにおいてはｉ（１≦ｉ≦Ｎ）番目
の出力ポートから出力されるセルのＶＰＩはｉにセット
される。ＡＴＭスイッチはＶＰＩを読み、そのセルをｉ
番目の出力ポートに転送する。

【００１７】ＡＴＭスイッチにおいて、ルーチングの制
御は受け取られたセルのＶＣＩ／ＶＰＩを参照すること
によって実行される。ＶＣＩ／ＶＰＩはルーチングテー
ブルに保管されている新しいＶＣＩ／ＶＰＩによって置
換される。ただし、以下の説明においては簡単のために
セルのヘッダ部が出力ポートの情報を保持しているもの
として説明を行う。

【００１８】本願発明においてはクロスバーをベースと
したＮｘＮのクロスポイントスイッチによってＡＴＭス
イッチを実現する。図３に４ｘ４のクロスバースイッチ
ベースのＡＴＭスイッチのブロック図を開示する。この
スイッチでは１６個のクロスポイントスイッチＳＷ
（ｉ，ｊ）（１≦ｉ，ｊ≦４）を有している。そして、
その各々がデータスイッチと出力ポート番号Ｏ（ｊ）
（１≦ｊ≦４）を解読するためのデコーダ（図示しな
い）を具備する。同列に配置されるクロスポイントスイ
ッチは一のアービターＡＲＢ（ｊ）３００，３０２，３
０４，３０６を共有し、出力ポートＯ（ｊ）に係わる競
合を調整する。図４にクロスポイントスイッチとアービ
タの間の信号のやり取りを示す。クロスポイントスイッ
チＳＷ（ｉ，ｊ）４０は、ある入力セルが出力ポートＯ
（ｊ）に向けられたものであると判断した時には、アー
ビターＡＲＢ（ｊ）４２に対してリクエストＲ（ｉ，
ｊ）を発する。もし、ＡＲＢ（ｊ）が同時に複数のリク
エストを複数のクロスポイントスイッチから受領した時
は、ＡＲＢ（ｊ）が出力ポートＯ（ｊ）に関して競合を
防止する責任、すなわち、競合するリクエストを調停す
る責任を有している。

【００１９】第３図において、例えばあるセルが入力ポ
ートＩ（１）に受領され、出力ポートＯ（２）に対して
向けられたものであると仮定しよう。四つのスイッチ、
すなわち、ＳＷ（１，１），ＳＷ（１，２），ＳＷ
（１，３），ＳＷ（１，４）が同時にそのセルのヘッダ
部を読み取る。しかし、この場合向けられた出力ポート
はＯ（２）であるので、ＳＷ（１，２）のみがアービタ
ーＡＲＢ（２）３０２に対してリクエスト信号Ｒ（１，
２）を発行する。その時点で、出力ポートＯ（２）に向
けられている他のセルが存在しない時はＡＲＢ（２）３
０２はＳＷ（１，２）に対して了解信号を発する。その
了解信号を受け取った後に、ＳＷ（１，２）はそのセル
をＩ（１）から受取り、Ｏ（２）に転送する。全てのス
イッチＳＷ（ｉ，ｊ）（１≦ｉ，ｊ≦４）とＡＲＢ
（ｊ）（１≦ｊ≦４）は並列に動作することができるの
で、かかるプロセスはすべての出力ポート、あるいは、
ア−ビターに関して同時に行われる。

【００２０】前述したケースは特定の出力ポートに向け
られたセルが一個しか存在していないため、競合状態に
ない場合であった。しかし、実際はＮｘＮのサイズを有
するクロスバースイッチにおいては、同時にＮ個の入力
セルが一の出力セルに対して向けられる場合がありう
る。この場合、最大Ｎ個のリクエストが同時に一のアー
ビターに対して発行されることになる。アービターはそ
のうちの一つのみを選択し、その選択した要求に対して
了解信号を返送しなければならない。この選択に係わる
プロセスが調停プロセスであり、これを高速に実行する
ことが本願発明の目的である。

【００２１】セルＣ（ｉ，ｊ）という表示は、入力ポー
トｉに到着し、出力ポートｊに向けられているセルを表
示するものと仮定する。前述したように、このときセル
のヘッダには出力ポート番号であるｊが保持されてい
る。クロスポイントスイッチは連続的にセルのヘッダに
保持された出力ポートの番号を解読し、アービターに対
してリクエストを送る。

【００２２】アービターは図５に示されているように，
ＡＮＤステージ５０１とＸＯＲステージ５０３の２つの
ステージを有し、それぞれが優先度レジスタ（図示せ
ず）と接続されている。ここで、ＡＮＤステージ５０１
においては当該リクエストと予め定められた優先度レジ
スタの内容を演算し、所定の結果を導きだす。そして、
ＸＯＲステージ５０３において、その結果と優先度レジ
スタの内容を比較し、相補的(complimentary)な関係に
あるものを優先的な出力セルと決定することによって調
停を行うものである。このように内部出力Ｑと優先度レ
ジスタの内容を相補的な関係とすることによって、論理
ゲートの数を著しく減少することが可能であるという、
ワイヤードＯＲ接続の好適な特性を利用することが可能
となる。以下、この過程をさらに詳細に述べる。

【００２３】第６図に示すように、優先度レジスタＰ
（ｘ，ｙ）（１≦ｘ，ｙ≦Ｎ）は１ビットのフリップフ
ロップを有し、予め決められた１ビットが格納されてい
る。この優先度レジスタの内容がリクエスト信号とＡＮ
Ｄステージ上のクロスポイントＸ（ｘ，ｙ）において演
算される。

【００２４】第７図はＡＮＤステージの内部構造を示
す。このステージはＮ²個のクロスポイントによって構
成されており、それぞれのクロスポイントは対応する優
先度レジスタと接続されている。各々のクロスポイント
は論理ＮＡＮＤゲートによって構築されている。ＮＡＮ
Ｄゲートの出力ドライバは相互に直接リンク可能なよう
にオープンコレクタタイプである。これによって、リン
クされたＮＡＮＤゲートの数によらず、単純で高速なハ
ードウエア的な操作が可能となる。この図における＊印
はワイヤードＯＲゲートを意味する。このようにワイヤ
ードＯＲゲートによって接続されているので、ゲートの
出力を直結することが可能となり、多段にＯＲゲートを
接続する必要がなくなる。このことによって、計算の高
速化が実現できる。このワイヤードＯＲ演算の結果が内
部信号Ｑ（ｙ）（１≦ｙ≦Ｎ）としてＡＮＤステージに
おいて生成される。この内部信号Ｑ（ｙ）はＸＯＲステ
ージにおいて優先度レジスタとの内容の比較のために使
用される。

【００２５】今、第６図に示すように優先度レジスタの
内容が定まっているものとする。その時、Ｒ（ｉ−１，
ｊ）という要求信号がＡＮＤステージに入力されたとし
よう。この状態を第８図に示す。この入力は優先度レジ
スタＰ（ｘ−１，ｙ−１），Ｐ（ｘ−１，ｙ），Ｐ（ｘ
−１，ｙ＋１）の内容とそれぞれＮＡＮＤゲートＸ（ｘ
−１，Ｙ−１），Ｘ（ｘ−１，ｙ），Ｘ（ｘ−１，ｙ＋
１）において演算される。この場合夫々のＮＡＮＤゲー
トからの出力は全て０である。同時に、Ｒ（ｉ，ｊ），
Ｒ（ｉ＋１，ｊ）においてリクエスト信号が入力された
とする。これはすなわち、特定の出力ポートに対する出
力要求が競合していることを意味する。この時、同様な
演算が行われた結果、Ｒ（ｉ，ｊ）についてはＸ（ｘ，
ｙ−１），Ｘ（ｘ，ｙ），Ｘ（ｘ，ｙ＋１）のＮＡＮＤ
ゲートについてそれぞれ１，０，０の結果を得る。同様
に、Ｒ（ｉ＋１，ｊ）については演算結果はＸ（ｘ＋
１，ｙ−１），Ｘ（ｘ＋１，ｙ），Ｘ（ｘ＋１，ｙ＋
１）についてそれぞれ１，１，０となる。

【００２６】これはそれぞれの行について得た結果であ
ったが、この結果をさらに列ごとにワイヤードＯＲ演算
を行う。この結果が内部信号Ｑ（ｙ−１），Ｑ（ｙ），
Ｑ（ｙ＋１）であり、それぞれ０，０，０を得る。

【００２７】この内部信号の結果を優先度レジスタの内
容と比較するのが次のＸＯＲステージである。第９図に
このステージを示す。このステージはＮ²個のＸＯＲゲ
ートによって構成されており、その入力に内部信号Ｑと
優先度レジスタの内容が接続されている。また、その出
力は行ごとにワイヤードＯＲ接続され、その結果、了解
信号Ａ（ｉ，ｊ）を生成する。

【００２８】次に、前述した具体的な計算例を用いてこ
のステージの作用を説明する。内部信号Ｑ（ｙ−１），
Ｑ（ｙ），Ｑ（ｙ＋１）はそれぞれ優先度レジスタの内
容とＸＯＲ演算され、その後行ごとにワイヤードＯＲ演
算が行われる。すると，第１行に関する演算結果Ａ（ｉ
−１，ｊ）は１となり、他の行に関する結果は全て０に
なる。この演算結果Ａがすなわち了解信号であるから、
結果としてリクエストＲ（ｉ−１，ｊ）のみが選択され
て出力に対して了解が付与された結果となる。この全体
のプロセスは調停プロセスに他ならない。

【００２９】この例では、Ｒ（ｉ−１，ｊ），Ｒ（ｉ，
ｊ），Ｒ（ｉ＋１，ｊ）全てに対してリクエストがあっ
た場合について述べたが、例えば、Ｒ（ｉ，ｊ），Ｒ
（ｉ＋１，ｊ）のみにリクエストがあった場合について
も同様である。この場合同様な手法で計算を進めると、
内部信号Ｑ（ｙ−１），Ｑ（ｙ），Ｑ（ｙ＋１）の結果
はそれぞれ１，０，０，となる。そして、それをＸＯＲ
ステージでの入力として、優先度レジスタの内容との間
でＸＯＲ演算をすると、結局Ａ（ｉ−１，ｊ）は出力が
なく、Ａ（ｉ，ｊ）が１であり、Ａ（ｉ＋１，ｊ）は０
となる。すなわち、この場合に調停の結果選ばれるのは
Ａ（ｉ，ｊ）に対応するリクエスト信号Ｒ（ｉ，ｊ）の
発行もとのセルである。

【００３０】この調停に関するプロセスを、より一般的
な数式で書くと以下のようになる。まず、第一段階のＮ
ＡＮＤステージにおいては、クロスポイントＸの出力状
態はリクエストＲ（ｘ，ｊ）と優先度レジスタＰ（ｘ，
ｙ）に係わる論理ＮＡＮＤ演算をする過程と、その結果
を列ごとにワイヤードＯＲ演算する過程からなる。すな
わち、前者に関しては以下のようになる。

【数１】（・は論理ＡＮＤ演算記号、バーは論理ＮＯＴ演算記
号）また、後者については以下のようになる。

【数２】なお、右辺冒頭の記号はワイヤードＯＲ演算を表す記号
である。そして、この演算の結果内部信号Ｑを得ること
ができる。

【００３１】第二段階のＸＯＲステージにおいては、内
部信号Ｑ（ｙ）と優先度レジスタＰ（ｘ，ｙ）に係わる
論理ＸＯＲ演算をする過程と、その結果を行ごとにワイ
ヤードＯＲ演算する過程からなる。そして、この過程に
よって次式のように了解信号Ａ（ｉ，ｊ）を生成する。

【数３】この式においてＱ（ｊ）とＰ（ｘ，ｊ）の間の記号はＸ
ＯＲ演算を表す記号である。

【００３２】さて、このような方式によって調停を行う
と、結局常に優先度レジスタに１が多い行に係わるリク
エスト信号が調停プロセスによって選択される。この例
で説明するとｘ−１行に係わる優先度レジスタの方がｘ
行に係わる優先度レジスタよりも１の数が多いので、も
し、この２行にリクエスト信号が競合すれば必ず前者の
リクエストが優先性を享受する。これは、この発明の利
点であると同時に欠点でもある。もし、一定の優先順位
を予め定めてスイッチングを行いたい場合はこの方式を
そのまま適用することによって足りる。優先度の高い入
力ポートに係わるリクエスト信号を優先度レジスタに１
の数が多い行に接続すればよい。

【００３３】しかし、全てのリクエストに優劣を設け
ず、公平に調停を行いたい場合がある。この場合、この
方式を直接適用することは妥当ではない。従って、この
ような公平な調停を行う場合には以下のように優先度レ
ジスタの内容を漸次変更するというステップが必要であ
る。この変更は以下の態様に基づくものである。いま、
時間０においては優先度レジスタＰ（ｘ，ｙ）は初期状
態

【数４】にある。

【００３４】例えば、もしＮ＝４であるならば、優先度
レジスタの初期の内容は、

【数５】で表される。

【００３５】次の調停サイクルにおいて、優先度レジス
タの内容は以下の式にしたがって変更される。

【数６】

【００３６】これを前記した初期状態のレジスタに当て
はめると、以下のような変更になる。

【数７】

【００３７】前述したように、この調停方法によれば結
局ある行に係わる優先度レジスタに１が多い行に関する
リクエスト信号ほど優先度を得る可能性が高いので、こ
のように優先度レジスタの内容を漸次変更することによ
って非常に公平性の高い調停が可能となる。

【００３８】この明細書においては理解のために４ｘ４
のクロスポイントスイッチ構造において説明したが、本
願発明はさらに大きな規模のクロスポイントスイッチに
適用することが可能である。

【００３９】

【発明の効果】本願発明によれば夫々が一の出力ポート
を担当する調停機構が並列で動作し、ＡＮＤ，ＸＯＲの
ような単純なゲートの組み合わせによってインプレメン
トされるので、極めて高速である。また、ワイヤードＯ
Ｒ結合を採用することによって、ゲート数を減少させる
とともに、調停のための遅延時間は入出力ポートの数と
無関係となる。従って、６４以上の入出力ポートを有し
ているような極めて大型のスイッチにおいても前記特徴
を損なうことなく使用することができる。さらに，優先
度レジスタの内容がラウンド・ロビン・スケジューリン
グに基づくため、調停が公正に行われる。

【図面の簡単な説明】

【図１】ＡＴＭセルの形式である。

【図２】ＮｘＮのＡＴＭスイッチである。

【図３】４ｘ４の態様で本願発明を実現したブロック図
である。

【図４】各クロスポイントスイッチのブロック図であ
る。

【図５】本願発明によるアービタの構成を示す図であ
る。

【図６】各アービタに含まれている優先度レジスタを示
す図である。

【図７】アービタ中のＡＮＤステージを示す図である。

【図８】アービタ中のＡＮＤステージに実際にリクエス
ト信号が入力された時の計算結果である。

【図９】アービタ中のＸＯＲステージを示す図である。

Claims

【特許請求の範囲】

【請求項１】クロスバ方式をとる非同期転送モードスイ
ッチにおいて，同一の出力ポートに向けられた二以上の
出力要求が競合した際に、その要求を調停する方法であ
って、前記出力要求を示すリクエスト信号をマトリクス状に予
め格納されている１ビット信号との間で前記マトリクス
の各々の行についてＮＡＮＤ演算を行い、前記ＮＡＮＤ演算の結果を前記マトリクスの列ごとにワ
イヤードＯＲ演算を行い列ごとに内部信号Ｑを得て、内部信号Ｑの順番が前記マトリクス状に予め格納されて
いる１ビット信号の一の行に係わる順番と相補的(compl
imentary)な関係にあることを検出し、前記順番が等しい行に係わる前記出力要求に対して、了
解信号を生成する、調停方法。
【請求項２】前記検出および了解信号の生成は、前記内
部信号と前記マトリクス状に予め格納されている１ビッ
ト信号との間でＸＯＲ演算を行い、前記ＸＯＲ演算の結
果を行ごとにワイヤードＯＲ演算することによって、こ
れを行うことを特徴とした請求項１の調停方法。
【請求項３】前記マトリクス状に予め格納されている１
ビット信号は一定時間ごとに所定の式に従ってその配列
を変更することを特徴とした請求項１または２の調停方
法。
【請求項４】前記一定時間はクロック周期に対応するこ
とを特徴とした請求項３の調停方法。
【請求項５】ＮｘＮのクロスバ方式をとる非同期転送モ
ードスイッチにおいて，同一の出力ポート向けられた二
以上の出力要求が競合した際にその要求を調停する装置
であって、前記調停装置は出力ポートごとに設けられて
おり、ＮｘＮのマトリクスに配列され、それぞれ予め定められ
た１ビットを格納している優先度レジスタと、出力要求に対応するリクエスト信号と前記優先度レジス
タに格納された１ビットを入力とし、その出力が前記マ
トリクスの列ごとにワイヤードＯＲ接続されているＮ²
個のＮＡＮＤ回路と、前記列ごとにワイヤードＯＲ演算された結果と前記優先
度レジスタに格納された１ビットを入力とし、その出力
が前記マトリクスの行ごとにワイヤードＯＲ接続されて
いるＮ²個のＸＯＲ回路と、を含む調停装置。
【請求項６】前記優先度レジスタの内容は一定時間を周
期として所定の式に従って、変更されることを特徴とす
る請求項５の装置。
【請求項７】Ｎ個の入力ポートとＮ個の出力ポート手段
を有しているクロスバー方式に係わる非同期転送モード
によるスイッチであって、一の出力ポートに接続される
クロスポイントスイッチ群ごとに一の調停装置が接続さ
れており、前記調停装置は、ＮｘＮのマトリクスに配列され、それぞれ予め定められ
た１ビットを格納している優先度レジスタと、出力要求に対応するリクエスト信号と前記優先度レジス
タに格納された１ビットを入力とし、その出力が前記マ
トリクスの列ごとにワイヤードＯＲ接続されているＮ²
個のＮＡＮＤ回路と、前記列ごとにワイヤードＯＲ演算された結果と前記優先
度レジスタに格納された１ビットを入力とし、その出力
が前記マトリクスの行ごとにワイヤードＯＲ接続されて
いるＮ²個のＸＯＲ回路と、を含むものである、非同期転送モードによるスイッチ。