WO2006129789A1 - スイッチ装置、スイッチング方法およびスイッチ制御用プログラム - Google Patents

スイッチ装置、スイッチング方法およびスイッチ制御用プログラム Download PDF

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WO2006129789A1
WO2006129789A1 PCT/JP2006/311085 JP2006311085W WO2006129789A1 WO 2006129789 A1 WO2006129789 A1 WO 2006129789A1 JP 2006311085 W JP2006311085 W JP 2006311085W WO 2006129789 A1 WO2006129789 A1 WO 2006129789A1
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WO
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stage switch
input
group
scheduler
switch group
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Application number
PCT/JP2006/311085
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English (en)
French (fr)
Inventor
Junichi Higuchi
Youichi Hidaka
Mikiharu Yamashita
Yukihiro Hara
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Nec Corporation
Nec Communication Systems, Ltd.
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Publication date
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    • H04L49/254—Centralised controller, i.e. arbitration or scheduling
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    • H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
    • H04Q2213/1304—Coordinate switches, crossbar, 4/2 with relays, coupling field

Definitions

  • Switch device switching method, and switch control program
  • the present invention relates to a switch device, a switching method, and a switch control program.
  • the present invention includes a distributed scheduler that can reduce a decrease in throughput and a decrease in fairness, and has excellent extensibility with few restrictions during implementation.
  • the present invention relates to a switch device, a switching method, and a switch control program.
  • the multistage switch described in Patent Document 1 includes a plurality of unit switches as shown in FIG.
  • a three-stage CLOS switch CLOS is the inventor's name
  • it is composed of three-stage unit switch groups: input stage switch group 13-1, intermediate stage switch group 13-2, and output stage switch group 13-3. Is done.
  • the input stage switch group 13—1 is a unit switch group 13—ll—l to 13—ll—in which k unit switches of m X n each having m input lines and n output lines are arranged in parallel. Consists of k.
  • the middle-stage switch group 13-2 is composed of unit switch groups 13-21-1 to 13-21-n in which n unit switches of k X h are arranged in parallel.
  • the output stage switch group 13-3 is composed of unit switches 13—31— 1 to 13—31—h in which n X j unit switches are arranged in parallel.
  • Input stage switch group 13-1 and intermediate stage switch The line group 13—13—1 to 13—13 (k X n) is connected between the switch group 13-2 and the line group is connected between the intermediate stage switch group 13-2 and the output stage switch group 13-3.
  • 13 ⁇ 32 ⁇ 1 to 13 ⁇ 32 By connecting with one (n X h), a large capacity switch device of mk Xjh is constructed. In this way, in a multistage switch configuration, it is possible to configure a switch with a scale corresponding to the number of unit switches in each stage and the number of links corresponding to the unit switches with a small capacity.
  • each scheduler is equipped with a scheduler 14-1 to 14m, and the adjacent schedulers are interconnected. By doing so, scheduling information can be sent and received between each scheduler, and all scheduling is performed.
  • the scheduler 15 is connected to all the switches to form one control circuit, and thus all scheduling is performed.
  • a centralized scheduler has the advantage that there is no need to connect the schedulers, so the wiring delay is small, and there are few restrictions at the time of mounting due to the wiring delay.
  • the circuit scale becomes large and mounting is difficult, and the number of inputs that can be accommodated after mounting is fixed.
  • a distributed scheduler is advantageous when configuring a switch device with excellent expandability.
  • the number of schedulers increases, the number of interconnection lines also increases, which becomes a restriction during implementation.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2002-325087 (FIG. 17)
  • Patent Document 2 Japanese Patent Laid-Open No. 2002-152267 (FIG. 18)
  • Patent Document 3 Japanese Patent Laid-Open No. 6-70347 (FIG. 19)
  • An object of the present invention is to provide a switching method and apparatus having a distributed scheduler that can solve the above-described problems and can reduce a decrease in throughput and a decrease in fairness, and has excellent expandability with few restrictions at the time of mounting. Is to provide.
  • the switching device of the present invention includes an input stage switch group connected to a plurality of input lines, an output stage switch group connected to a plurality of output lines, and the input An intermediate stage switch group connecting the stage switch group and the output stage switch group, and the input stage switch group and the output stage switch via the intermediate stage switch group based on information input to each input line.
  • a scheduler that performs scheduling to determine a signal path between the groups,
  • the schedulers are distributed in groups, and each scheduler operates independently.
  • the switching method of the present invention includes an input stage switch group connected to a plurality of input lines, an output stage switch group connected to a plurality of output lines, the input stage switch group, and the output stage switch group.
  • a switching method of a switch device comprising an intermediate stage switch group for connecting
  • the switch control program of the present invention includes an input stage switch group connected to a plurality of input lines, an output stage switch group connected to a plurality of output lines, the input stage switch group, and the output stage.
  • An intermediate stage switch group connecting the switch group, and a signal path between the input stage switch group and the output stage switch group via the intermediate stage switch group based on information input to each input line
  • the arithmetic processing unit and the storage unit are distributed in groups, and the switch control program of the switch device is provided.
  • the arithmetic processing unit Based on the information input to each input line and the scheduling priority processing order information stored in the storage unit, the arithmetic processing unit performs the scheduling independently for each group.
  • the scheduler when the scheduler divides the intermediate stage switch group into a plurality of groups, the scheduler is arranged in a distributed manner in units of groups, and each scheduler operates independently. This eliminates the need to exchange scheduling information with each other.
  • FIG. 1 is a block diagram showing a configuration of a switch device according to a first embodiment of the present invention.
  • FIG. 2 is a block diagram showing a configuration of an input stage scheduler interface unit.
  • FIG. 3 is a block diagram showing a configuration of a scheduler unit.
  • FIG. 4 is a block diagram showing a configuration of an output stage scheduler interface unit.
  • FIG. 5 is a block diagram showing a configuration of a switch device.
  • FIG. 6 is a diagram showing an example of a priority control table.
  • FIG. 7 shows an example of a request table.
  • FIG. 8 is a flowchart showing processing of a scheduler.
  • FIG. 9 is a diagram illustrating an example of a reservation management table and a permission management table.
  • FIG. 10 is a diagram illustrating an example of a reservation management table and a permission management table.
  • FIG. 11 shows an example of a reservation management table and a permission management table.
  • FIG. 12 is a diagram showing an example of a reservation management table and a permission management table.
  • FIG. 13 is a diagram showing an example of a reservation management table and a permission management table.
  • FIG. 14 is a flowchart showing processing of a scheduler.
  • FIG. 15 is a diagram showing an example of a request table.
  • FIG. 16 is a diagram showing a configuration of a scheduler when scheduling processing is performed in software.
  • FIG. 17 is a diagram showing a conventional multistage switch.
  • FIG. 18 is a diagram showing a conventional distributed scheduler.
  • FIG. 19 is a diagram showing a conventional centralized scheduler.
  • FIG. 20 is a view showing a stack type housing that houses the switch board of the switch device according to the present invention.
  • FIG. 1 is a block diagram showing the configuration of the switch device according to the first embodiment of the present invention.
  • the switching device of this embodiment is divided into an input stage switch group 11, an intermediate stage switch group 12, and an output stage switch group 1-3, and each stage is composed of a plurality of switch boards.
  • Each input buffer unit 1-11 is connected to an input line, an input stage switch unit 1-12, and an input stage scheduler interface unit 1-13.
  • Input stage switch section 1-12 has m pieces It is connected to the input buffer section 1-11, each intermediate stage switch section 1-21 of the intermediate stage switch group 12, and the input stage scheduler interface section 1-13.
  • the input stage scheduler interface unit 1-13 is connected to each of the schedulers 1-22 of the m input buffer units 1-11, the input stage switch unit 1-12, and the intermediate stage switch group 1-2.
  • the i middle switch units 1-21 are interconnected with each input stage switch unit 1 12 of the input stage switch group 1 1 and each output stage switch unit 1-32 of the output stage switch group 1 3, and Also connected to scheduler 1-22
  • the scheduler unit 1-22 is connected to each input stage scheduler interface 1-13, each output stage scheduler interface 133, and an intermediate stage switch unit 1-21 on the same switch board.
  • the output buffer unit 1-31 is connected to the output line, output stage switch unit 1-32, and output stage scheduler interface unit 1-33.
  • the output stage switch section 1-32 is connected to the g output buffers 1-31, the intermediate stage switch section 1-21, and the output stage scheduler interface section 1-33 of the intermediate stage switch group.
  • the output stage scheduler interface unit 1-33 is connected to the g output buffer units 1-31, the output stage switch unit 1-32, and the scheduler 1-22 of the intermediate stage switch group 1-2.
  • FIG. 2 is a block diagram showing a configuration of the input stage scheduler interface unit 1-13.
  • the input stage scheduler interface unit 1-13 serving as an input stage control unit is composed of a request issuing unit 2-1 and a permission receiving unit 2-2.
  • the request issuing unit 2-1 includes m input buffer units 111 on the same input stage switch board and each switch on each intermediate stage switch board. Connected to KEISURA unit 1 22.
  • the permission receiving unit 2-2 includes each scheduler unit 122 on each intermediate stage switch board, m input buffer units 1-11 on the same input stage switch board, and input stage switch unit on the same input stage switch board. Connected to 1-12.
  • FIG. 3 is a block diagram showing a configuration of the scheduler unit 1-22.
  • the scheduler unit 1-22 includes a request receiving unit 3-1, a scheduler control unit 3-2, and a permission issuing unit 3-3.
  • Request receiving unit 3-1, and the input stage scheduler interface 1-13 is coupled to the scheduler controller 3 2 in the same scheduler.
  • the scheduler control unit 3-2 is connected to the request receiving unit 3-1 and the permission issuing unit 3-3 in the same scheduler.
  • the permission issuing unit 3-3 includes the scheduler control unit 3-2 in the same scheduler, each input stage scheduler interface 1-13, each output stage scheduler interface 1 33, and i on the same intermediate stage switch board. Connected to the middle stage switch section 1-21.
  • FIG. 4 is a block diagram showing the configuration of the output stage scheduler interface units 1-33.
  • the output stage scheduler interface unit 1-33 is composed of a permission receiving unit 4-1.
  • the permission receiving unit 4-1 is connected to each scheduler unit 1-22 on each intermediate stage switch board, the output stage switch unit 1-32 and the output buffer 1-31 on the same output stage switch board.
  • each input stage switch board has three input buffers, an input stage switch connected to the three input buffers, and an input stage scheduler interface to which the input stage switch and the three input buffers are connected (SCD in FIG. 5).
  • IZF input stage scheduler interface to which the output stage switch and three output buffers are connected.
  • the priority control tables of scheduler # 1 and scheduler # 2 are set as shown in Tables 1 and 2 shown in FIG. 6 when the switch device shown in FIG. 5 is activated (or at an arbitrary time).
  • a priority control table is provided for each scheduler and pre-defines the order of reference to the request table described later.
  • the priority control table for each scheduler is set so that the operations of the schedulers do not overlap as much as possible.
  • there are two schedulers as shown in Fig.
  • the input stage switch board number (which is the group number indicating each group of the input stage switch group), the input line number
  • the reference start position is the first and last, respectively, and scheduler # 1 that starts the head force references in ascending order (in order of increasing numbers), and scheduler # 2 that starts from the end in descending order (in order of decreasing numbers) ).
  • FIG. 5 Assume that a cell (cell; a fixed-length data transfer unit) as shown in Fig. 5 enters each input line (input port) of the input stage switch board.
  • the input line numbers # 1 to # 3 of the input stage switch board # 1 are shown as “:! To “3”, and the input line numbers # 1 to # 3 of the input stage switch board # 2 are "4".
  • " ⁇ " 6 is indicated, and input line numbers # 1 to # 3 of the input stage switch board # 3 are indicated as "7" to "9".
  • output line numbers # 1 to # 3 of output stage switch board # 1 are shown as “:! To “3”, and output line numbers # 1 to # 3 of output stage switch board # 2 are "4" to The output line numbers # 1 to # 3 of the output stage switch board # 3 are indicated as “7” to “9”.
  • Incoming cells are input buffers # 1 to # provided on the input stage switchboard, respectively. Stored in 3.
  • the request issuer 2-1 (see Fig. 2) in the input stage scheduler interface (SCD I / F) uses the destination information held by the cell to output port number and output stage switch board number. And sends a request to both scheduler # 1 and # 2 based on that information. If the cell doesn't arrive and is powerful, no request is sent.
  • This request includes the input switch board number, input line number, destination output port number, and output switch board number.
  • Scheduler # 1 and # 2 create a request table as shown in Table 3 in Figure 7 based on the requests of each input stage scheduler interface (SCD ⁇ / F) of each input stage switch (scheduler # 1 and scheduler # The contents of the request table (Table 3) are the same in 2).) For example, taking the input stage switch board of input stage switch board number # 1 as an example, the input stage switch board number as shown in FIG. # 1 input line number # 1 (in Fig. 5, input line number # 1 of input stage switchboard number # 1 is shown as "1") output switchboard number # from the cell that entered the input line 2. When output line number # 2 (in Fig.
  • output line number # 2 of output stage switchboard number # 2 is shown as "5") is read, input stage switchboard number # 1, input line Requests with number # 1, output switchboard number # 2, and output line number # 2 can be sent to both scheduler # 1 and # 2. Then, as shown in Figure 7, for the input line (input port) of input line number # 1 of input stage switch board number # 1, output stage switch board number # 2, output line number # 2 ( Figure 7) In this case, the output line number is shown as “5” (in this case, it is shown as “5 to # 2” in FIG. 7), and a request table is created.
  • scheduler # 1 manages two intermediate stage switches # 1, # 2, and scheduler # 2 manages two intermediate stage switches # 3, # 4.
  • the scheduler operates independently.
  • the scheduler control unit 3-2 (see Fig. 3) of the scheduler performs a process of determining which input line is assigned to the link to each output stage switch board of the intermediate stage switch.
  • Each scheduler refers to the request table according to its own priority control table.
  • the process for scheduler # 1 will be described with reference to the flowchart of FIG. First, assign the output stage switch board # 1 to the intermediate stage switch # 1. Watch about this.
  • the input line number A and input stage switch board number Y are selected (step Sl, S2).
  • the reference count of the input line number is 1, and the reference count of the input stage switch board number (which is a loop number indicating each group of the input stage switch group) is 1.
  • step S3 the request of input line number # 1 and input stage switchboard number # 1 in the request table in Table 3 is referred to (step S3) to check whether there is a request and to the currently referenced output stage switchboard number. Check whether it is correct (step S4). If it is addressed to the output stage switch board number currently referenced, refer to the reservation management table (0: no reservation, 1: reservation) in Table 4 in Figure 9 of scheduler # 1, and input stage switch board Check if number # 1 is free (step S5).
  • step S6 the force of the request table in the request table at the first reference (input line number # 1, input stage switch board number # 1) is shown in the output table switch board #. Since it is addressed to 2, it is not selected, and the first reference ends in step S4. (In this process, since the output stage switch board # 1 is assigned, the request addressed to output stage switch board # 2 is selected. (The process ends without processing.), Go to step S6.
  • the request table may be created before selecting the input line number A and input stage switch board number Y (step Sl, S2) or in parallel with steps Sl, S2. Good.
  • step S6 the input line number has finished looking at all the small items.
  • step S6 the input line number remains the previous number # 1 (NO in step S6).
  • step S3 select input stage switchboard number # 2 with reference count 2 (add 1 to input stage switchboard number # 1 in step S7 and input stage switchboard number # 2 And select input stage switch board number # 2 in step S2).
  • step S3 the request table is referenced (step S3).
  • the reference part of the request table is input stage switch board number # 2 and input line number # 1. In this case, since there is no request (step S4), the process proceeds to the next reference (reference after the third).
  • the third reference is performed in the same manner as before, and the reference location of the request table is the input stage switch board number # 3 and the input line number # 1 (steps S6, S7, S2, S3).
  • the reservation is free as shown in Table 4.
  • the destination is for output stage switch board # 3, and for output stage switch board # 1 Is not selected.
  • the fourth reference refers to the large item because the small item is the previous reference. Therefore, the reference part of the request table is input line number # 2 and input stage switch board number # 1. In this case, there is a request in this case, the reservation is also free, and since the destination is destined for output stage switch board # 1, the assignment is determined (step S11), and scheduler # 1 has Table 5 in Fig. 9 Intermediate switch number # 1 is registered at the appropriate location in the permission management table (step S12), and the contents of intermediate switch number # 1 in input switchboard number # 1 in reservation management table # 1 in Table 4 are set to 1. The table is updated as shown in Table 7 and Table 6 in Figure 10 (step S13). Also, in step SI 3, the request whose request table power is already determined is deleted.
  • the assignment of the output stage switch board # 1 to the intermediate stage switch # 1 is completed.
  • the assignment to the intermediate switch # 2 can be performed in the same manner as described above. Further, as will be described later, the assignment operation to the intermediate stage switch # 1 and the assignment operation to the intermediate stage switch # 2 may be performed with either force, or may be performed simultaneously.
  • the output stage switch board (X) is kept constant. This is because the flowchart shown in Fig. 8 represents the processing for each output stage switch board. There are certain powers. Actually, the process shown in FIG. 8 is performed independently for the output stage switch board # 1, and the process shown in FIG. 8 is also performed for the output stage switch board # 2.
  • the reservation management table and permission management table of scheduler # 1 are as shown in Table 10 and Table 11 in FIG.
  • Table 11 the assignment of the intermediate stage switch # 1 to the output stage switchboard # 2 is already reserved for the input stage switchboard # 1, so the requirements for the input stage switchboard # 1, input line # 1 Cannot be selected, select the request for input stage switch board # 3 and input line # 3, and delete the request from the request table.
  • To assign intermediate stage switch # 2 to output stage switch board # 2 select the requirements for input stage switch board # 1 and input line # 1.
  • the assignment of intermediate switch # 1 to output stage switchboard # 3 is already reserved for input stage switchboard # 3, so input stage switchboard # 3 and input line # 1 are requested. Is selected, and the request for input stage switch board # 2 and input line # 2 is selected. In this way, allocation is performed.
  • Scheduler # 2 is also scheduled in the same way as scheduler # 1, but since the priority control table is different, the allocation result is the reservation management table shown in Table 12 in FIG. It becomes like the permission management table.
  • Scheduler # 2 operates in the same way as in Fig. 8, except that the reference count is 1 and the location referenced in the request table is input line number # 3 and input stage switchboard number # 3 (step Sl, S2). The difference is that 1 is added to the input stage switch board number in step S7, and 1 is added to the input line number in step S10.
  • scheduler # 2 we will also look at the allocation power to intermediate stage switch # 3 for output stage switch board # 1.
  • each intermediate stage switch board should have a priority control table in which the input line number or input stage switch board number of the priority control table is shifted in the same group, or for each intermediate stage switch.
  • the intermediate stage switch # 1 and # 2 are assigned in parallel, the intermediate stage switch # 1 is assigned from the output stage switchboard number # 1, and the intermediate stage Switch # 2 is assigned from output stage switch board number # 2) or both to avoid duplication during parallel processing.
  • Schedulers # 1 and # 2 can also be performed in parallel. Execution in parallel reduces scheduling calculation time.
  • the permission issuing unit 3-3 sends a permission signal to each input stage scheduler interface (SCD I / F), and at the same time, each switch unit. Is also sent to the input stage scheduler interface (SCD I / F) and the output stage scheduler interface (SCD IZF). Based on the information, each input canoffer, input stage switch section, intermediate stage switch section, and output stage switch section are set. If there is more than one scheduler power permission for one input stage scheduler interface, that input stage scheduler interface selects one permission. For example, a priority scheduler is determined in advance. At this time, The scheduler is not notified that permission has been selected. The allowed input buffer power also outputs a packet. Packets that pass through each switch are stored in the destination output buffer and output to the output line.
  • port 1 goes to the intermediate stage switch # 2
  • port 2 goes to the intermediate stage switch # 4
  • port 5 goes to the intermediate stage switch # 1
  • port 6 Set to intermediate stage switch # 3
  • port 8 to intermediate stage switch # 4 port 9 to intermediate stage switch # 3
  • output stage switch to Port 1 is from the intermediate stage switch # 3
  • port 2 is from the intermediate stage switch # 4
  • port 5 is from the intermediate stage switch # 2
  • port 6 is from the intermediate stage switch # 3
  • port 8 from intermediate switch # 2
  • port 9 from intermediate switch # 1.
  • the input stage switch selects scheduler # 2.
  • intermediate stage switch # 1 is connected from input stage switch # 1 to output stage switch # 1, from input stage switch # 2 to output stage switch # 3, and from input stage switch # 3 to output stage switch # 2.
  • Intermediate stage switch # 2 is connected to input stage switch # 1 through output stage switch # 2, input stage switch # 2 through output stage switch # 1, and input stage switch # 3 through output stage switch # 3.
  • Stage switch # 3 is an intermediate stage switch that connects input stage switch # 1 to output stage switch # 3, input stage switch # 2 to output stage switch # 1, and input stage switch # 3 to output stage switch # 2.
  • switching can be performed in the same manner when it is executed by scheduling in which the selection processing order of the input line number and the input stage switch board number is changed as shown in the flowchart of FIG.
  • the flowchart in Figure 14 is Steps S21, S22, S26, S27, S7, S10! / Return to Figure 8 except that the input line switch number is replaced by the input line switch number and the input line switch number. It is the same as the flowchart.
  • the flowchart in Fig. 14 shows the flow for the priority control table # 1 shown in Fig. 6. In the case of the priority control table # 2, in step S7, add 1 to the input line number, and in step S10, input stage. The difference is that —1 can be added to the switchboard number.
  • a priority control table is set as shown in FIG. 15, and the scheduling operation of the flow chart of FIG.
  • scheduler # 2 add 1 to the input stage switch board number in step S7, add 1 to the input line number in step S10), and the flowchart in Figure 14 for scheduler # 3 and scheduler # 4
  • scheduler # 3 and scheduler # 4 By assigning the scheduling behavior of (if scheduler # 4, in step S7, add 1 to the input line number and add 1 to the input stage switch board number in step S10). be able to.
  • the reference start position is scheduler # 1 and # 3 at the beginning, scheduler # 2 and # 4 at the end, and scheduler # 1 and # 2 are the input line number as the major item and the input stage switchboard number as the minor item.
  • schedulers # 3 and # 4 refer to the input stage switch board number as the major item and the input line number as the minor item.
  • scheduler # 1 refers to input line number 1, input stage switchboard number 1, and the number of input stage switchboard numbers increases
  • scheduler # 2 is reference disclosure.
  • Position is input line number m, input stage switch board number k, and reference is made in the direction of decreasing input stage switch board number.
  • Scheduler # 3 is a reference disclosure position is input line number 1, input stage switch board number 1
  • the scheduler # 4 refers to the reference disclosure position where the input disclosure number is the input line number m and the input stage switch board number k, and the input line number is decreasing. To go.
  • schedulers are not connected to each other, and Since ring information is not exchanged, restrictions during mounting such as increased wiring and delay can be relaxed.
  • the scheduling method by changing the scheduling method according to the number of schedulers, it is possible to efficiently perform scheduling for a plurality of schedulers that operate independently.
  • the switch capacity increases, the number of switches that one scheduler is in charge of does not change, and the amount of calculation of the scheduler does not change, so the switch capacity can be increased. From the above, it is possible to provide a large capacity switching device having expandability.
  • the scheduling process can be realized by using a dedicated IC such as a schedule calculation processing LSI as a scheduler.
  • a dedicated IC such as a schedule calculation processing LSI as a scheduler.
  • FIG. 16 for example, as shown in FIG. A ROM (Read On Memory) 102 that stores a program describing scheduling processing, a CPU (Central processing Unit) 101 (to be an arithmetic processing unit) that executes the program, and a request table 103-1, Priority control table 103—2, reservation management table 103—3, permission management table 103—4 using RAM (Random Access Memory) 103 for storing information, etc. (ie, using a computer) It can be realized in software.
  • the information in the priority control table is set in advance and stored in the memory so that information such as the flash memory is not lost. In some cases, it is stored in the ROM.
  • the scheduler in each embodiment is provided on the intermediate stage switch board, but may be provided on the input stage switch board or the output stage switch board.
  • an intermediate stage scheduler interface may be placed on the intermediate stage switch board to control the intermediate stage switch.
  • the scheduler is arranged on a board different from the intermediate stage switch board, input stage switch board, and output stage switch board, and the scheduler interface is provided on each of the intermediate stage switch board, input stage switch board, and output stage switch board. Also good.
  • FIG. 20 is a view showing a stack type housing that houses the switch board of the switch device according to the present invention.
  • Stacked housing 3 shown in Fig. 20 consists of & sub-housings 3—1 1 to 3—1
  • the input stage switch, the intermediate stage switch, the output stage switch, the input stage scheduler interface, the scheduler, and the output stage scheduler interface are equipped with transceivers for optical connection, the input stage switch board, the intermediate stage switch board, and the output. Between each stage switchboard is composed of optical wiring. These optical wirings are connected to the backplane in the sub-chassis.
  • the knock plane / connector group connection line is also composed of optical wiring and is connected to the inter-case connection connector group.
  • the interconnection line between cases is also configured by optical wiring, and connects the cases to each other.

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Abstract

　複数の入力回線を備えた入力段スイッチ群１－１と、複数の出力回線を備えた出力段スイッチ群１－３と、入力段スイッチ群と出力段スイッチ群との間に設けられた中間段スイッチ群１－２と、各入力回線に入力される情報に基づいて中間段スイッチ群の中間段スイッチ１－２１の経路を決定するスケジューラ１－２２と、を備え、中間段スイッチ群を複数のグループに分けたときに、グループ単位でスケジューラが分散的に配置され、各スケジューラは独立に動作する。

Description

明 細 書
スィッチ装置、スイッチング方法およびスィッチ制御用プログラム 技術分野
[0001] 本発明は、スィッチ装置、スイッチング方法およびスィッチ制御用プログラムに関し、 特にスループットの低下や公平性の低下を低減できる分散型スケジューラを備え、実 装時の制約が少なぐ拡張性に優れたスィッチ装置、スイッチング方法およびスイツ チ制御用プログラムに関する。
背景技術
[0002] 近年、ネットワーク上を行き交うトラフィック量はますます増大する一方である。光伝送 技術の進化により、ネットワーク上のボトルネックは伝送路からスィッチ装置 'ルータ装 置へと変移し、大容量スィッチが求められている。しかし経済的な観点カゝら考えると、 トラフィックの少ない段階力 大容量スィッチを導入するのは無駄な投資となってしま う。すなわち、ビジネスの初期段階ではスィッチ容量は小容量で十分である。よってス イッチ容量については、最初は小容量で、利用者の増加に伴いスィッチ容量を増加 させることができ、最終的に大容量スィッチを構築可能な自由な拡張性が求められる
[0003] スィッチ容量の拡張を行う手法のひとつに多段スィッチ構成がある。力かる多段スイツ チは特許文献 1に記載されて 、る。
[0004] 特許文献 1に記載された多段スィッチは、図 17に示すように、複数の単位スィッチか ら構成されている。例えば、 3段 CLOS (CLOSは発明者の名前)スィッチの場合、入 力段スィッチ群 13— 1、中間段スィッチ群 13— 2、出力段スィッチ群 13— 3の 3段の 単位スィッチ群で構成される。入力段スィッチ群 13— 1は、それぞれが入力ライン数 m本と出力ライン n本を備える m X nの単位スィッチを k個並列に配列した単位スイツ チ群 13— l l— l〜13— l l—kで構成される。中間段スィッチ群 13— 2は k X hの単 位スィッチを n個並列に配列した単位スィッチ群 13— 21— 1〜 13— 21— nで構成さ れる。出力段スィッチ群 13 - 3は n X jの単位スィッチを h個並列に配列した単位スィ ツチ 13— 31— 1〜 13— 31— hで構成される。入力段スィッチ群 13— 1と中間段スィ ツチ群 13— 2との間はライン群 13— 13— 1〜 13— 13 (k X n)で接続され、中間段 スィッチ群 13— 2と出力段スィッチ群 13— 3との間はライン群 13— 32— 1〜13— 32 一（n X h)で接続することにより、 mk Xjhの大容量のスィッチ装置が構成される。この ように多段スィッチ構成では、小容量の単位スィッチを用い、各段の単位スィッチ数と それに対応するリンク数に応じた規模のスィッチを構成することが可能である。
[0005] また、スィッチ装置におけるスケジューリング方法は、従来力も様々なものが提案され ている。これらを機能の配備方法について分類すると、スケジューリング機能を分散 して配備する方法と、スケジューリング機能を集中して配備する方法とに大別すること ができる。図 18に示す特許文献 2に開示された構成および図 19に示す特許文献 3 に開示された構成は従来のスケジューリング機能の配備状態を示す図である。図 18 はスケジューリング機能を分散して配備した構成が示されている。図 19はスケジユー リング機能を集中に配備した構成が示されて 、る。
[0006] 図 18に示すようにスケジューリング機能を分散して配備した構成では、各スィッチとと もにスケジューラ 14— 1〜 14 mが備わった構成となっており、隣接するスケジユー ラ間を相互接続することにより、各スケジューラ間でスケジューリング情報の送受信が 可能となり、全てのスケジューリングが実施される。
[0007] 図 19に示すようにスケジューリング機能を集中して配備した構成では、スケジューラ 1 5がすべてのスィッチに接続され、 1つの制御回路となっており、これによりすべての スケジューリングが実施される。このような集中型スケジューラでは、スケジューラ間を 接続する必要が無 、ので配線遅延が小さぐ配線遅延による実装時の制約は少な 、 という利点がある。しかし大規模なスィッチの場合では、回路規模が大きくなり実装が 困難であり、実装後は収容できる入力数が固定であるため、拡張性にかける。
[0008] 上記のように拡張性に優れたスィッチ装置を構成する場合、分散型スケジューラが有 利である。しかしながら、スケジューラ数の増加に伴い、相互接続線も増加し、実装時 の制約となってしまう。また、相互に情報を交換することによる遅延のため、実装時の 制約が多くなるという問題がある。この問題を解決するために各スケジューラ間を接 続せず、スケジューリング情報の交換を行わな 、方法がある。
[0009] 特許文献 1 :特開 2002— 325087号公報（図 17) 特許文献 2 :特開 2002— 152267号公報（図 18)
特許文献 3：特開平 6— 70347号公報（図 19)
発明の開示
発明が解決しょうとする課題
[0010] しかしながら、スケジューリング情報の交換を行わずスケジューリングを行う場合には 問題が生じる。 1つ目はスループットの低下である。これは各スケジューラが独立に動 作し割当てを行うためである。 2つ目は割当ての公平性を保つのが困難となることで ある。
[0011] 本発明の目的は、上記の課題を解決しスループットの低下や公平性の低下を低減で きる分散型スケジューラを備え、実装時の制約が少なぐ拡張性に優れたスィッチン グ方法および装置を提供することにある。
課題を解決するための手段
[0012] 上記目的を達成するために、本発明のスイッチング装置は、複数の入力回線と接 続される入力段スィッチ群と、複数の出力回線と接続される出力段スィッチ群と、前 記入力段スィッチ群と前記出力段スィッチ群とを接続する中間段スィッチ群と、各入 力回線に入力される情報に基づいて前記中間段スィッチ群を介した前記入力段スィ ツチ群と前記出力段スィッチ群との間の信号経路を決定するスケジューリングを行う スケジューラと、を備え、
前記中間段スィッチ群を複数のグループに分けたときに、グループ単位で前記スケ ジユーラが分散的に配置され、各スケジューラは独立に動作することを特徴とする。
[0013] 本発明のスイッチング方法は、複数の入力回線と接続される入力段スィッチ群と、複 数の出力回線と接続される出力段スィッチ群と、前記入力段スィッチ群と前記出力段 スィッチ群とを接続する中間段スィッチ群と、を備えたスィッチ装置のスイッチング方 法において、
各入力回線に入力される情報に基づいて前記中間段スィッチ群を介した前記入力 段スィッチ群と前記出力段スィッチ群との間の信号経路を決定するスケジューリング を、前記中間段スィッチ群を複数のグループに分けてグループ単位で独立に行うこと を特徴とする。 [0014] 本発明のスィッチ制御用プログラムは、複数の入力回線と接続される入力段スイツ チ群と、複数の出力回線と接続される出力段スィッチ群と、前記入力段スィッチ群と 前記出力段スィッチ群とを接続する中間段スィッチ群と、各入力回線に入力される情 報に基づいて前記中間段スィッチ群を介した前記入力段スィッチ群と前記出力段ス イッチ群との間の信号経路を決定するスケジューリングを行う演算処理部及び記憶部 と、を備え、
前記中間段スィッチ群を複数のグループに分けたときに、グループ単位で前記演算 処理部及び記憶部が分散的に配置されてなるスィッチ装置のスィッチ制御用プログ ラムであって、
各入力回線に入力される情報と前記記憶部に記憶されたスケジューリング優先処理 順位情報とに基づいて、前記演算処理部は、前記スケジューリングをグループ単位 で独立に行うことを特徴とする。
[0015] 本発明においては、スケジューラが、中間段スィッチ群を複数のグループに分けたと きに、グループ単位で分散的に配置され、各スケジューラは独立に動作するので、複 数のスケジューラ間の接続を無くし、相互にスケジューリング情報を交換することを無 くすことができる。
発明の効果
[0016] 本発明によれば、実装時の制約が少なぐ拡張性に優れたスイッチング装置を提供 できる。その理由は、複数のスケジューラ間の接続が無く相互にスケジューリング情 報を交換しな 、ので、配線増加や遅延などの実装時の制約を緩和することができる。 また、スィッチの個数が増加した場合にも、スケジューラの個数を増加させることによ り、 1つのスケジューラがスケジューリングする量は変化しないためである。
[0017] また、本発明によれば、スケジューラ間で相互に情報を交換しな 、場合でも、スルー プットおよび公平性低下を抑制できる。その理由は、スケジューラの個数に応じてス ケジユーリング開始点とスケジューリング順序を変化させることができるためである。 図面の簡単な説明
[0018] [図 1]本発明の第 1の実施形態のスィッチ装置の構成を示すブロック図である。
[図 2]入力段スケジューラインターフェース部の構成を示すブロック図である。 [図 3]スケジューラ部の構成を示すブロック図である。
[図 4]出力段スケジューラインターフェース部の構成を示すブロック図である。
[図 5]スィッチ装置の構成を示すブロック図である。
[図 6]優先制御テーブルの一例を示す図である。
[図 7]リクエストテーブルの一例を示す図である。
[図 8]スケジューラの処理を示すフローチャートである。
[図 9]予約管理テーブル及び許可管理テーブルの一例を示す図である。
[図 10]予約管理テーブル及び許可管理テーブルの一例を示す図である。
[図 11]予約管理テーブル及び許可管理テーブルの一例を示す図である。
[図 12]予約管理テーブル及び許可管理テーブルの一例を示す図である。
[図 13]予約管理テーブル及び許可管理テーブルの一例を示す図である。
[図 14]スケジューラの処理を示すフローチャートである。
[図 15]リクエストテーブルの一例を示す図である。
[図 16]スケジューリング処理をソフト的に処理する場合のスケジューラの構成を示す 図である。
[図 17]従来の多段スィッチを示す図である。
圆 18]従来の分散型スケジューラを示す図である。
圆 19]従来の集中型スケジューラを示す図である。
[図 20]本発明に係わるスィッチ装置のスィッチボードを収容するスタック型筐体を示 す図である。
符号の説明
1 - 1 入力段スィッチ群
1 - 2 中間段スィッチ群
1 - 3 出力段スィッチ群
1 - 10 入力段スィッチボード部
1 - 11 入力バッファ部
1 - 12 入力段スィッチ部
1 - 13 入力段スケジューラインターフェース部 1 - 20 中間段スィッチボード部
1 - 21 中間段スィッチ部
1 - 22 スケジューラ部
1 - 30 出力段スィッチボード部
1 - 31 出力バッファ部
1 - 32 出力段スィッチ部
1 - 33 出力段スケジューラインタ
2- 1 リクエスト発行部
2- 2 許可受信部
3- 1 リクエスト受信部
3- 2 スケジューラ制御部
3- 3 許可発行部
4- 1 許可受信部
発明を実施するための最良の形態
[0020] 次に、本発明を実施するための最良の形態について図面を参照して詳細に説明 する。
[0021] 〔第 1の実施形態〕
[1] 構成の説明
図 1は本発明の第 1の実施形態のスィッチ装置の構成を示すブロック図である。本実 施形態のスイッチング装置は入力段スィッチ群 1 1、中間段スィッチ群 1 2、出力 段スィッチ群 1—3に分かれており、それぞれの段は複数のスィッチボードから構成さ れる。
[0022] 入力段スィッチ群 1—1は、 k個の入力段スィッチボード 1— 10から構成されており、 各スィッチボード 1 10は m個の入力バッファ部 1 11 (合計 J=m X k)と、入力段ス イッチ部 1 12と、入力段制御部となる入力段スケジューラインターフェース部 1 1 3とから構成される。
[0023] 各入力バッファ部 1— 11は、入力回線、入力段スィッチ部 1—12および入力段スケ ジユーラインターフェース部 1—13と接続される。入力段スィッチ部 1—12は m個の 入力バッファ部 1— 11、中間段スィッチ群 1 2の各中間段スィッチ部 1— 21および 入力段スケジューラインターフェース部 1— 13と接続される。
[0024] 入力段スケジューラインターフェース部 1— 13は m個の入力バッファ部 1— 11、入力 段スィッチ部 1— 12および中間段スィッチ群 1— 2の各スケジューラ 1— 22と接続され る。
[0025] 中間段スィッチ群 1—2は、 n個の中間段スィッチボード 1— 20から構成されており、 各中間段スィッチボード 1― 20は i個の中間段スィッチ（SW)部 1— 21 (合計 L = n X i )とスケジューラ部 1― 22から構成される。 i個の中間段スィッチ部 1— 21は入力段ス イッチ群 1 1の各入力段スィッチ部 1 12および出力段スィッチ群 1 3の各出力 段スィッチ部 1― 32と相互接続されており、またスケジューラ部 1 - 22とも接続される
[0026] スケジューラ部 1— 22は各入力段スケジューラインターフェース 1— 13と各出力段ス ケジユーラインターフェース 1 33および同一スィッチボード上の中間段スィッチ部 1 —21とに接続される。
[0027] 出力段スィッチ群 1—3は、 h個の出力段スィッチボード 1— 30から構成されており、 各出力段スィッチボード 1— 30は g個の出力バッファ部 1— 31 (合計 P=g X h)と出 力段スィッチ部 1— 32と出力段スケジューラインターフェース部 1— 33とから構成され る。
[0028] 出力バッファ部 1— 31は出力回線および出力段スィッチ部 1— 32および出力段スケ ジユーラインターフェース部 1— 33と接続される。出力段スィッチ部 1— 32は g個の出 力バッファ 1— 31および中間段スィッチ群の各中間段スィッチ部 1— 21および出力 段スケジューラインターフェース部 1— 33と接続される。出力段スケジューラインター フェース部 1— 33は g個の出力バッファ部 1— 31および出力段スィッチ部 1— 32およ び中間段スィッチ群 1— 2の各スケジューラ 1— 22と接続される。
[0029] 図 2は入力段スケジューラインターフェース部 1— 13の構成を示すブロック図である。
入力段制御部となる入力段スケジューラインターフェース部 1— 13は、リクエスト発行 部 2—1と許可受信部 2— 2とから構成される。リクエスト発行部 2—1は同一入力段ス イッチボード上の m個の入力バッファ部 1 11と、各中間段スィッチボード上の各ス ケジユーラ部 1 22とに接続される。許可受信部 2— 2は各中間段スィッチボード上 の各スケジューラ部 1 22と、同一入力段スィッチボード上の m個の入力バッファ部 1 — 11と、同一入力段スィッチボード上の入力段スィッチ部 1— 12とに接続される。
[0030] 図 3はスケジューラ部 1— 22の構成を示すブロック図である。スケジューラ部 1— 22は 、リクエスト受信部 3— 1と、スケジューラ制御部 3— 2と、許可発行部 3— 3とから構成 される。リクエスト受信部 3—1は、各入力段スケジューラインターフェース部 1—13と 、同一スケジューラ内のスケジューラ制御部 3 2とに接続される。スケジューラ制御 部 3— 2は、同一スケジューラ内のリクエスト受信部 3— 1と、許可発行部 3— 3とに接 続される。許可発行部 3— 3は、同一スケジューラ内のスケジューラ制御部 3— 2と、各 入力段スケジューラインターフェース 1— 13と、各出力段スケジューラインターフエ一 ス 1 33と、同一中間段スィッチボード上の i個の中間段スィッチ部 1— 21とに接続さ れる。
[0031] 図 4は出力段スケジューラインターフェース部 1— 33の構成を示すブロック図である。
出力段スケジューラインターフェース部 1— 33は許可受信部 4— 1から構成される。 許可受信部 4—1は、各中間段スィッチボード上の各スケジューラ部 1— 22と、同一 出力段スィッチボード上の出力段スィッチ部 1— 32及び出力バッファ 1— 31とに接続 される。
[0032] [2]スイッチング動作の説明
以下、上記スィッチ装置のスイッチング動作について説明するが、ここでは説明の簡 易化のために、スィッチ装置は図 5に示す構成のものを用いて説明を行う。図 5に示 すように入力段スィッチボード (ボードごとに 3ポートを有する）が 3枚、中間段スィッチ 力 枚、出力段スィッチボード (ボードごとに 3ポート）が 3枚、スケジューラが 2つ設け られ、それぞれのスケジューラは中間段スィッチを 2つずつ制御する。入力段スィッチ ボードはそれぞれ、 3つの入力バッファと、 3つの入力バッファに接続される入力段ス イッチと、入力段スィッチと 3つの入力バッファが接続される入力段スケジューラインタ 一フェース（図 5では SCD IZFと記載している）とを備えている。出力段スィッチボ ードはそれぞれ、出力段スィッチ、出力段スィッチに接続される 3つの出力バッファと 、出力段スィッチと 3つの出力バッファが接続される出力段スケジューラインターフエ ース（図 5では SCD I/Fと記載して 、る）とを備えて!/、る。
[0033] まず、図 5に示すスィッチ装置の起動時 (または任意の時間）にスケジューラ # 1、ス ケジユーラ # 2の優先制御テーブルを図 6に示す表 1、表 2のように設定する。優先制 御テーブルはスケジューラごとに設けられ、後述するリクエストテーブルを参照する順 番を予め規定するもので、各スケジューラの優先制御テーブルは各スケジューラの動 作が極力重ならないように設定する。ここでは、スケジューラが 2つなので、図 6に示 すように、スケジューラ # 1、 # 2において、入力段スィッチボード番号 (入力段スイツ チ群の各グループを示すグループ番号となる）、入力回線番号の参照開始位置をそ れぞれ先頭と末尾とし、先頭力 開始するスケジューラ # 1は昇順 (番号が増える方 向順）に参照し、末尾から開始するスケジューラ # 2は降順 (番号が減る方向順）に参 照する。このように優先制御テーブルを設定することにより効率よく割り当てることがで きる。
[0034] また入力段スィッチボード番号、入力回線番号のどちらが大項目か小項目か (ある大 項目にお 、て小項目をずらして 、き、小項目を見終わったら、大項目をずらし、また 小項目をずらして参照していく)も決まっている。ここでは、スケジューラ # 1、 # 2とも に入力段スィッチボード番号が小項目、入力回線番号が大項目とする。また複数の スケジューラ力も許可が重複して出された場合には、システム全体でどのスケジユー ラカ の許可を選択するかを予め決めておく。ここでは、スケジューラ # 2を選択する ものとする。
[0035] 入力段スィッチボードの各入力回線 (入力ポート）に図 5のようなセル (cell;固定長の データ転送単位をいう)が入ってきたとする。なお図 5では、入力段スィッチボード # 1 の入力回線番号 # 1〜# 3を":!"〜" 3"として示し、入力段スィッチボード # 2の入力 回線番号 # 1〜# 3を" 4"〜"6"として示し、入力段スィッチボード # 3の入力回線番 号 # 1〜# 3を" 7"〜"9"として示している。同様に出力段スィッチボード # 1の出力 回線番号 # 1〜# 3を":!"〜" 3"として示し、出力段スィッチボード # 2の出力回線番 号 # 1〜 # 3を" 4"〜"6"として示し、出力段スィッチボード # 3の出力回線番号 # 1 〜 # 3を" 7"〜"9"として示している。
[0036] 入ってきたセルは入力段スィッチボードにそれぞれ設けられた入力バッファ # 1〜 # 3に蓄えられる。入力バッファにセルが溜まると、入力段スケジューラインターフェース (SCD I/F)内のリクエスト発行部 2— 1 (図 2参照）はセルが持っている宛先情報か ら出力ポート番号および出力段スィッチボード番号を読み取り、その情報をもとにリク エストをスケジューラ # 1、 # 2両方に送る。セルが到着しな力つた場合はリクエストを 送出しない。このリクエストには入力スィッチボード番号と入力回線番号および宛先 の出力ポート番号および出力スィッチボード番号が含まれている。スケジューラ # 1 および # 2は各入力段スィッチの各入力段スケジューラインターフェース（SCD \/ F)力ものリクエストを基に図 7の表 3のようなリクエストテーブルを作成する（スケジユー ラ # 1とスケジューラ # 2とで、リクエストテーブル (表 3)の内容は同じになる。）例えば 、入力段スィッチボード番号 # 1の入力段スィッチボードを例にとって説明すると、図 5に示すように、入力段スィッチボード番号 # 1の、入力回線番号 # 1 (図 5では入力 段スィッチボード番号 # 1の入力回線番号 # 1は" 1"として示されている）の入力回線 に入ってきたセルから出力スィッチボード番号 # 2、出力回線番号 # 2 (図 5では出力 段スィッチボード番号 # 2の出力回線番号 # 2は" 5"として示されて 、る）が読み取ら れると、入力段スィッチボード番号 # 1、入力回線番号 # 1、出力スィッチボード番号 # 2、出力回線番号 # 2のリクエストがスケジューラ # 1、 # 2両方に送らえる。すると、 図 7に示すように、入力段スィッチボード番号 # 1の入力回線番号 # 1の入力回線（ 入力ポート）につ 、ては出力段スィッチボード番号 # 2、出力回線番号 # 2 (図 7では 出力回線番号は" 5"として示されて 、る）として（図 7では" # 2宛 5"として示されて ヽ る）リクエストテーブルが作成される。
[0037] 図 5に示すように、スケジューラ # 1は二つの中間段スィッチ # 1, # 2を管理し、スケ ジユーラ # 2は二つの中間段スィッチ # 3, # 4を管理しており、各スケジューラは独 立に動作する。
[0038] スケジューラのスケジューラ制御部 3— 2 (図 3を参照）では中間段スィッチの各出力 段スィッチボード行きのリンクをどの入力回線に割り当てるかを決める処理を行う。各 スケジューラは自分の持つ優先制御テーブルに従ってリクエストテーブルを参照する 。例えばスケジューラ # 1の場合について図 8のフローチャートを参照して、その処理 について説明する。まず、出力段スィッチボード # 1行きの中間段スィッチ # 1への割 当について見る。図 8のフローチャートに示すように、入力回線番号 A、入力段スイツ チボード番号 Yの選択動作 (ステップ Sl、 S2)を行う。一番初めは入力回線番号の 参照回数 1、入力段スィッチボード番号 (入力段スィッチ群の各グループを示すダル ープ番号となる）の参照回数 1であるので、リクエストテーブルで参照する箇所は入力 回線番号 # 1 (A= # 1)、入力段スィッチボード番号 # 1 (Υ= # 1)とする (ステップ S 1、 S2)。そして、表 3のリクエストテーブルの入力回線番号 # 1、入力段スィッチボー ド番号 # 1のリクエストを参照し (ステップ S3)、リクエストの有無を確認するとともに、 現在参照している出力段スィッチボード番号宛カゝどうかを確認する (ステップ S4)。現 在参照している出力段スィッチボード番号宛であれば、スケジューラ # 1が有する図 9の表 4の予約管理テーブル (0 :予約無し、 1 :予約あり)を参照し、入力段スィッチボ ード番号 # 1に空きがあるかどうかを確認する (ステップ S5)。ここでは、図 7に示すリ タエストテーブル力も明らかなように、一回目の参照 (入力回線番号 # 1、入力段スィ ツチボード番号 # 1)ではリクエストテーブルにリクエストが存在する力 出力段スイツ チボード # 2宛であるため選択されず、一回目の参照はステップ S4で終了し (この処 理では、出力段スィッチボード # 1の割当を行っているため、出力段スィッチボード # 2宛のリクエストは選択せず処理を終わる。）、ステップ S6に移る。なお、リクエストテー ブルの作成は、入力回線番号 A、入力段スィッチボード番号 Yの選択動作 (ステップ Sl、 S2)前に行われてもよいし、ステップ Sl、 S2と並行して行われてもよい。
[0039] ステップ S4で、現在参照している出力段スィッチボード番号宛でないと判断されると 、ステップ S6で、優先制御テーブルの入力段スィッチボード番号を最後まで見たか どうかを判断する（小項目である入力段スィッチボード番号をすベて見終わって 、る 力どうかを判断する)。見終わっていなければ、ステップ S 7で、入力段スィッチボード 番号に + 1をカ卩ぇ (Y= # 2とする）、ステップ S2に移る。一方、見終わっていれば、ス テツプ S8で、優先制御テーブルの入力回線番号を最後まで見たかどうかを判断する (大項目である入力回線番号をすベて見終わって 、るかどうかを判断する)。見終わ つていなければ、ステップ S 10で、入力回線番号に + 1を加え (Α= # 2とする）、ステ ップ S1に移る。一方、見終わっていれば、処理を終了する。
[0040] 次に優先制御テーブルの 2回目の参照につ 、て説明する。ここでは、大項目である 入力回線番号は小項目をすベて見終わって 、な 、ため、入力回線番号は前回の番 号である # 1のままである（ステップ S6の NO)。小項目である入力段スィッチボード 番号を参照し、参照回数 2の入力段スィッチボード番号 # 2を選ぶ (ステップ S7で入 力段スィッチボード番号 # 1に 1を加えて入力段スィッチボード番号 # 2とし、ステップ S2で入力段スィッチボード番号 # 2を選択する）。次にリクエストテーブルを参照する (ステップ S3)。リクエストテーブルの参照箇所は入力段スィッチボード番号 # 2、入 力回線番号 # 1となる。この場合はリクエストが無いため（ステップ S4)、次の参照（第 3回目以降の参照）に移る。
[0041] 3回目の参照は先ほどと同じ方法で、リクエストテーブルの参照箇所は入力段スイツ チボード番号 # 3、入力回線番号 # 1となる (ステップ S6、 S7、 S2、 S3)。この場合は リクエストが存在し、表 4に示すように予約も空いているが、図 7の表 3に示すように、 宛先は出力段スィッチボード # 3宛であり、出力段スィッチボード # 1宛でないため、 選択されない。
[0042] 4回目の参照は、小項目が前回の参照ですベて見たので、大項目も参照する。よつ てリクエストテーブルの参照箇所は入力回線番号 # 2、入力段スィッチボード番号 # 1となる。この場合は、この場合はリクエストが存在し、予約も空いており、宛先が出力 段スィッチボード # 1宛であるので割当が決定され (ステップ S11)、スケジューラ # 1 が有する図 9の表 5の許可管理テーブルの該当箇所に中間段スィッチ番号 # 1が登 録され (ステップ S12)、表 4の予約管理テーブル # 1の入力段スィッチボード番号 # 1の中間段スィッチ番号 # 1の内容が 1に更新され、それぞれ図 10の表 7、表 6のよう になる（ステップ S13)。またステップ SI 3において、リクエストテーブル力も決定済み の要求を削除する。このようにして、出力段スィッチボード # 1行きの中間段スィッチ # 1への割当が終了する。また、中間段スィッチ # 2への割当動作も上記と同様に行 うことができる。また、後述するように、中間段スィッチ # 1への割当動作と中間段スィ ツチ # 2への割当動作はどちら力も行っても良いし、また、同時に動作させることも可 能である。
[0043] なお、図 8では、出力段スィッチボード (X)につ 、ては、一定のままとして 、る。これ は、図 8に記載のフローチャートは、出力段スィッチボード毎の処理を表現したもので ある力らである。実際には、出力段スィッチボード # 1について、独自に図 8に記載の 処理を行い、出力段スィッチボード # 2についても、独自に図 8に記載の処理を行う。
[0044] 次に出力段スィッチボード # 1行きの中間段スィッチ # 2への割当について見る。先 ほどと同様な方法で入力回線番号 # 1、入力段スィッチボード番号 # 1から参照を行 つていくと入力段スィッチボード番号 # 2、入力回線番号 # 3が割り当てられ、予約管 理テーブル、許可管理テーブルはそれぞれ図 10の表 6、表 7から図 11の表 8、表 9 のようになる。
[0045] スケジューラ # 1による全体が終了するとスケジューラ # 1の予約管理テーブルと許 可管理テーブルは図 12の表 10、表 11のようになる。表 11について、中間段スィッチ # 1の出力段スィッチボード # 2への割り当ては、入力段スィッチボード # 1の割当は すでに予約されているため、入力段スィッチボード # 1,入力回線 # 1の要求は選択 できず、入力段スィッチボード # 3,入力回線 # 3の要求を選択し、リクエストテープ ルからの要求を削除する。中間段スィッチ # 2の出力段スィッチボード # 2への割り当 ては入力段スィッチボード # 1,入力回線 # 1の要求を選択する。次に中間段スイツ チ # 1の出力段スィッチボード # 3への割り当ては、入力段スィッチボード # 3の割り 当てはすでに予約されているため、入力段スィッチボード # 3,入力回線 # 1の要求 は選択されず、入力段スィッチボード # 2,入力回線 # 2の要求を選択する。このよう にして、割り当てが行われていく。
[0046] スケジューラ # 2もスケジューラ # 1と同様な方法でスケジューリングが行われるが、優 先制御テーブルが異なるため、割り当て結果はスケジューラ # 2が有する図 13の表 1 2の予約管理テーブル、表 13の許可管理テーブルのようになる。スケジューラ # 2も 図 8と同様な動作が行われるが、参照回数 1で、リクエストテーブルで参照する箇所 は入力回線番号 # 3、入力段スィッチボード番号 # 3であり（ステップ Sl、 S2)、ステ ップ S7で、入力段スィッチボード番号に 1をカ卩え、ステップ S10で、入力回線番号 に 1をカ卩える点が異なる。スケジューラ # 2については、出力段スィッチボード # 1 行きの中間段スィッチ # 3への割当力も見ていく。表 12、表 13についてリクエストテ 一ブルを入力段スィッチボード # 3,入力回線 # 3から、入力段スィッチボード # 2, 入力回線 # 3の順に見ていくので、まず中間段スィッチ # 3の出力段ボード # 1への 割り当てで入力段スィッチボード # 2,入力回線 # 3が選択される。次に中間段スイツ チ # 4の出力段スィッチボード # 1への割り当てで入力段スィッチボード # 1,入力回 線 # 2が選択される。そして、中間段スィッチ # 3の出力段スィッチボード # 2への割 り当てで、入力段スィッチボード # 3,入力回線 # 3が選択され、中間段スィッチ # 4 の出力段スィッチボード # 2への割り当ては予約済みで入力段スィッチボード # 1, 入力回線 # 1は選択できない。中間段スィッチ # 3の出力段スィッチボード # 3への 割り当ては予約済みで入力段スィッチボード # 3,入力回線 # 2、入力段スィッチボ ード # 2,入力回線 # 2,入力段スィッチボード # 3,入力回線 # 1は選択できない。 中間段スィッチ # 4の出力段スィッチボード # 3の割り当てで入力段スィッチボード # 3,入力回線 # 2が選択される。このようにして、割り当てが行われていく。
[0047] 図 8のフローチャートに示された動作をスケジューラ # 1および # 2は各出力段スイツ チボードに対し並列に行うこともでき、各中間段スィッチに対し並列に行うことも出来 る。各中間段スィッチに対し並列に行う場合、同一グループで優先制御テーブルの 入力回線番号または入力段スィッチボード番号をずらした優先制御テーブルを各中 間段スィッチボードに持たせること、または中間段スィッチごとに選択する出力段スィ ツチボードをずらすこと (例えば、中間段スィッチ # 1と # 2との割り当てを並列に行う 際には、中間段スィッチ # 1は出力段スィッチボード番号 # 1から割り当て、中間段ス イッチ # 2は出力段スィッチボード番号 # 2から割り当てる）またはその両方を行うこと により並列処理時に重複をさけられる。また、スケジューラ # 1と # 2でも並列に行うこ とができる。並列に実行することによりスケジューリングの計算時間が短縮される。
[0048] スケジューリングが完了したら、許可管理テーブルを基に、許可発行部 3— 3 (図 3参 照）は各入力段スケジューラインターフェース (SCD I/F)に許可信号を送り、また 同時に各スィッチ部の制御情報も入力段スケジューラインターフェース（SCD I/F )および出力段スケジューラインターフェース（SCD IZF)に送る。その情報を基に 、各入カノッファおよび入力段スィッチ部および中間段スィッチ部および出力段スィ ツチ部を設定する。 1つの入力段スケジューラインターフェースに複数のスケジューラ 力 許可があった場合には、その入力段スケジューラインターフェースが 、ずれか 1 つの許可を選択する。例えば、予め優先するスケジューラを決定しておく。このとき、 許可を選択した事に関し、スケジューラには通知はしない。そして、許可された入力 バッファ力もパケットを出力する。各スィッチを通過したパケットは宛先出力バッファに 蓄積され、出力回線に出力される。
[0049] ここでは、入力段スィッチではポート 1 (入力回線番号 # 1)は中間段スィッチ # 2へ、 ポート 2は中間段スィッチ #4へ、ポート 5は中間段スィッチ #1へ、ポート 6は中間段 スィッチ #3へ、ポート 7は中間段スィッチ #2へ、ポート 8は中間段スィッチ #4へ、ポ ート 9は中間段スィッチ #3へ接続されるように設定し、出力段スィッチはポート 1(出 力回線番号 #1)は中間段スィッチ #3から、ポート 2は中間段スィッチ #4から、ポー ト 5は中間段スィッチ #2から、ポート 6は中間段スィッチ #3から、ポート 7は中間段ス イッチ #4から、ポート 8は中間段スィッチ #2から、ポート 9は中間段スィッチ # 1から 接続されるように設定する。既に説明したように、スケジューラ #1、 #2から許可が重 複して出された場合には、入力段スィッチはスケジューラ # 2を選択する。
[0050] また同時に中間段スィッチも各スケジューラによって設定される。ここでは、中間段ス イッチ # 1は入力段スィッチ # 1から出力段スィッチ # 1、入力段スィッチ #2から出力 段スィッチ #3、入力段スィッチ #3から出力段スィッチ #2に接続するように、中間段 スィッチ # 2は入力段スィッチ # 1から出力段スィッチ # 2、入力段スィッチ # 2から出 力段スィッチ #1、入力段スィッチ #3から出力段スィッチ #3に接続するように、中間 段スィッチ # 3は入力段スィッチ # 1から出力段スィッチ # 3、入力段スィッチ # 2から 出力段スィッチ #1、入力段スィッチ #3から出力段スィッチ #2に接続するように、中 間段スィッチ # 4は入力段スィッチ # 1から出力段スィッチ # 1、入力段スィッチ # 2か ら出力段スィッチ # 2、入力段スィッチ # 3から出力段スィッチ # 3に接続するようにそ れぞれ設定される。そしてスィッチの設定が終了した時点で入力バッファカゝらセルが 送出され目的の出力ポートに到着する。
[0051] 〔第 2の実施形態〕
次に本発明の第 2の実施形態について説明する。
[0052] スィッチ装置のスケジューリング動作において、図 14のフローチャートに示すように入 力回線番号と入力段スィッチボード番号の選択処理順序を入れ替えたスケジユーリ ングで実行した場合にも同様にスイッチングが実行できる。図 14のフローチャートは ステップ S21、 S22、 S26、 S27、 S7、 S10にお!/ヽて、人力回線番号力人力段スイツ チボード番号に、入力段スィッチボード番号が入力回線番号に置き換わっている点 を除いて図 8のフローチャートと同一である。図 14のフローチャートは図 6に示す優先 制御テーブル # 1の場合のフローを示す力 優先制御テーブル # 2の場合は、ステツ プ S7で、入力回線番号に— 1を加え、ステップ S10で、入力段スィッチボード番号に —1をカ卩える点が異なる。
[0053] 〔第 3の実施形態〕
次に本発明の第 3の実施形態について説明する。
[0054] スィッチ装置においてスケジューラ数力 つの場合では、図 15に示すように、優先制 御テーブルを設定し、スケジューラ # 1およびスケジューラ # 2には図 8のフローチヤ ートのスケジューリング動作を (ただし、スケジューラ # 2の場合はステップ S7で、入力 段スィッチボード番号に— 1をカ卩え、ステップ S10で、入力回線番号に— 1を加える） 、スケジューラ # 3およびスケジューラ # 4には図 14のフローチャートのスケジユーリン グ動作を適用することにより（ただし、スケジューラ # 4の場合はステップ S7で、入力 回線番号に— 1を加え、ステップ S10で、入力段スィッチボード番号に— 1を加える） 、効率よく割り当てることができる。
[0055] 参照開始位置をスケジューラ # 1と # 3は先頭とし、スケジューラ # 2と # 4は末尾とし 、スケジューラ # 1と # 2は入力回線番号を大項目とし入力段スィッチボード番号を小 項目として参照し、スケジューラ # 3と # 4は入力段スィッチボード番号を大項目とし 入力回線番号を小項目として参照する。
[0056] つまり、スケジューラ # 1は参照開示位置が入力回線番号 1、入力段スィッチボード 番号 1で、入力段スィッチボード番号の番号が増える方向に参照していき、スケジュ ーラ # 2は参照開示位置が入力回線番号 m、入力段スィッチボード番号 kで、入力段 スィッチボード番号の番号が減る方向に参照していき、スケジューラ # 3は参照開示 位置が入力回線番号 1、入力段スィッチボード番号 1で、入力回線番号の番号が増 える方向に参照していき、スケジューラ # 4は参照開示位置が入力回線番号 m、入 力段スィッチボード番号 kで、入力回線番号の番号が減る方向に参照していく。
[0057] 以上説明した実施形態では、スケジューラ間が相互に接続されておらず、スケジユー リング情報を交換しな 、ので、配線増加や遅延などの実装時の制約を緩和すること ができる。また、スケジューラの個数によりスケジューリング方法を変えることにより独 立して動作する複数のスケジューラに対しても効率よくスケジューリングを行うことが できる。さらに、スィッチ容量が増加した場合でも、 1つのスケジューラが担当するスィ ツチの数は変わらず、スケジューラの計算量も変わらないので、スィッチ容量を大容 量にできる。以上のことより、拡張性を有した大容量のスイッチング装置を提供するこ とがでさる。
[0058] 上述した各実施形態における、スケジューリング処理は、スケジューラとしてスケジュ ール演算処理用 LSI等の専用の ICを用いることで実現できる力 図 16に示すように 、例えば図 8や図 14に示したようなスケジューリング処理を記述したプログラムを記憶 する ROM (Read On Memory)102と、プログラムの実行処理を行う CPU (Central pr ocessing Unit)101 (演算処理部となる）と、リクエストテーブル 103— 1,優先制御テ 一ブル 103— 2,予約管理テーブル 103— 3,許可管理テーブル 103— 4の情報ゃリ タエスト情報等を記憶する RAM (Random Access Memory)103とを用いて（すなわち 、コンピュータを用いて)ソフト的に実現することが可能である。優先制御テーブルの 情報は予め設定しておき、フラッシュメモリ等の情報が消失しな 、メモリに記憶する。 場合によっては上記 ROMに記憶する。
[0059] また、各実施形態におけるスケジューラは、中間段スィッチボードにそれぞれ設けら れているが、入力段スィッチボード又は出力段スィッチボードに設けられてもよい。例 えば、入力段スィッチボードにスケジューラを配置した場合、中間段スィッチボードに 中間段スケジューラインターフェースを配置し、中間段スィッチを制御すればよい。ま た、スケジューラを中間段スィッチボード、入力段スィッチボード及び出力段スィッチ ボードとは別のボードに配置して、中間段スィッチボード、入力段スィッチボード及び 出力段スィッチボードにそれぞれスケジューラインターフェースを設けてもよい。
[0060] 以下、上記各実施形態のスィッチ装置をスタック構成で構成するときの例について説 明する。
[0061] 図 20は、本発明に係わるスィッチ装置のスィッチボードを収容するスタック型筐体を 示す図である。図 20に示すスタック型筐体 3は、 &個の副筐体3— 1 1〜3— 1ー&を 有し、各副筐体は入力段スィッチボード 1— 10または出力段スィッチボード 1— 30ま たは中間段スィッチボード 1 - 20を収容する B個のスロット 3— 2— 1〜3— 2 B (B = 2k+n)を有し、 1つの副筐体内の b個の入力段スィッチボード 1― 10または出力段ス イッチボード 1 30または中間段スィッチボード 1 20を接続する B個のバックプレ ーン 3— 3— 1〜3— 3 Bを有し、 B個のバックプレーン 3— 3— 1〜3— 3 B力ら C 個の筐体間相互接続ライン 3—4 l〜3—4 C (C = 2M + 2N+i)を有する B個の 筐体間接続コネクタ群 3— 5— 1〜3— 5— Bを有し、 B個のバックプレーン 3— 3— 1 〜3— 3— Bと B個の筐体間接続コネクタ群 3— 5— 1〜3— 5— Bは d個のバックプレ ーン一コネクタ群接続ライン 3— 6— 1〜3— 6— dで接続されて 、る。
[0062] 入力段スィッチ、中間段スィッチ、出力段スィッチ、入力段スケジューラインターフエ ース、スケジューラ、出力段スケジューラインターフェースには光接続用トランシーバ が搭載され、入力段スィッチボード、中間段スィッチボード、出力段スィッチボードの それぞれの間は光配線で構成される。これらの光配線は副筐体内のバックプレーン に接続される。ノ ックプレーン一コネクタ群接続ラインも光配線で構成されており、筐 体間接続コネクタ群に接続される。筐体間相互接続ラインも光配線で構成されており 、各筐体間を相互に接続する。
[0063] 本発明はその精神または本質的な特徴力も逸脱することなぐ他の種々の形で実 施することができる。そのため、前述した各実施形態は単なる例示にすぎず、限定的 に解釈されるべきではない。本発明の範囲は特許請求の範囲によって示すものであ つて、明細書の記載にはなんら拘束されない。さらに、特許請求の範囲の均等範囲 に属する変形や変更はすべて本発明の範囲内のものである。

Claims

請求の範囲
[1] 複数の入力回線と接続される入力段スィッチ群と、複数の出力回線と接続される出 力段スィッチ群と、前記入力段スィッチ群と前記出力段スィッチ群とを接続する中間 段スィッチ群と、各入力回線に入力される情報に基づいて前記中間段スィッチ群を 介した前記入力段スィッチ群と前記出力段スィッチ群との間の信号経路を決定する スケジューリングを行うスケジューラと、を備え、
前記中間段スィッチ群を複数のグループに分けたときに、グループ単位で前記スケ ジユーラが配置され、各スケジューラは独立に動作することを特徴とするスィッチ装置
[2] 前記各スケジューラは並列にスケジューリングを行うことを特徴とする請求項 1記載の スィッチ装置。
[3] 前記各スケジューラは、各スケジューラで異なる優先順位に基づいてスケジユーリン グを行うことを特徴とする請求項 1又は 2に記載のスィッチ装置。
[4] 前記各スケジューラは、前記グループ内の管理する中間段スィッチのスケジユーリン グ情報を互いに共有しな 、ことを特徴とする請求項 1から 3の 、ずれ力 1項に記載の スィッチ装置。
[5] 前記入力段スィッチ群の入力段スィッチを制御する入力段制御部を有し、該入力段 制御部は入力段スィッチと接続される中間段スィッチの選択情報を前記スケジューラ へ返信しな 、ことを特徴とする請求項 1から 4の 、ずれ力 1項に記載のスィッチ装置。
[6] 前記スケジューラはスケジューリング開始点とスケジューリング順番を管理することを 特徴とする請求項 1から 5のいずれか 1項に記載のスィッチ装置。
[7] 前記入力段スィッチ群は複数のグループに分けられ、前記スケジューラは入力回線 番号及び前記入力段スィッチ群の各グループを示すグループ番号に基づいて前記 優先順位を決定することを特徴とする請求項 3に記載のスィッチ装置。
[8] 複数の前記スケジューラのうち、一又は二以上のスケジューラは入力回線番号、又は Z及びグループ番号について、番号が増える方向に入力回線番号又は Z及びダル ープ番号を選択してスケジューリングを行い、残りのスケジューラは番号が減る方向 に入力回線番号又は Z及びグループ番号を選択してスケジューリングを行うことを特 徴とする請求項 7に記載のスィッチ装置。
[9] 前記スケジューラは、前記入力回線番号を選択し、選択された入力回線番号で前記 グループ番号を順次選択して 、き、前記グループ番号の選択終了後に前記入力回 線番号を変え、変えられた入力回線番号で前記グループ番号を順次選択して ヽく処 理を行う請求項 7又は 8に記載のスィッチ装置。
[10] 前記スケジューラは、前記グループ番号を選択し、選択されたグループ番号で前記 入力回線番号を順次選択して 、き、前記入力回線番号の選択終了後に前記グルー プ番号を変え、変えられたグループ番号で前記入力回線番号を順次選択して ヽく処 理を行う請求項 7又は 8に記載のスィッチ装置。
[11] 複数の入力回線と接続される入力段スィッチ群と、複数の出力回線と接続される出 力段スィッチ群と、前記入力段スィッチ群と前記出力段スィッチ群とを接続する中間 段スィッチ群と、を備えたスィッチ装置のスイッチング方法にぉ 、て、
各入力回線に入力される情報に基づいて前記中間段スィッチ群を介した前記入力 段スィッチ群と前記出力段スィッチ群との間の信号経路を決定するスケジューリング を、前記中間段スィッチ群を複数のグループに分けてグループ単位で独立に行うこと を特徴とするスイッチング方法。
[12] 各スケジューリングは、各グループで異なる優先順位に基づいて行われることを特徴 とする請求項 11に記載のスイッチング方法。
[13] 複数の入力回線と接続される入力段スィッチ群と、複数の出力回線と接続される出 力段スィッチ群と、前記入力段スィッチ群と前記出力段スィッチ群とを接続する中間 段スィッチ群と、各入力回線に入力される情報に基づいて前記中間段スィッチ群を 介した前記入力段スィッチ群と前記出力段スィッチ群との間の信号経路を決定する スケジューリングを行う演算処理部及び記憶部と、を備え、
前記中間段スィッチ群を複数のグループに分けたときに、グループ単位で前記演算 処理部及び記憶部が分散的に配置されてなるスィッチ装置のスィッチ制御用プログ ラムであって、
各入力回線に入力される情報と前記記憶部に記憶されたスケジューリング優先処理 順位情報とに基づいて、前記演算処理部は、前記スケジューリングをグループ単位 で独立に行うことを特徴とするスィッチ制御用プログラム。
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