JP3736338B2 - パケットスイッチ - Google Patents
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Description
【発明の属する技術分野】
本発明は、IP(Internet Protocol)などの可変長パケットや非同期転送モード(以下ATMという。)の固定長パケット(一般的にセルと呼ばれる)をスイッチングするパケットデータ通信装置に関する。
【0002】
【従来の技術】
近年、インターネットをはじめとするデータトラヒックは急激に増加している。また、従来専用線を使用して行なわれていたトランザクション処理など、高品質で、高信頼のサービスをインターネットで行なおうとする動きも見られている。これに対応するため、伝送路だけでなく、パケットデータ通信装置の大容量化、高速化、高信頼化が必要とされる。
【0003】
特開平11−154954号公報(以下「文献1」という。)は、ATMスイッチの大容量化に関する技術を開示する。このATMスイッチは、それぞれ入力ハイウエイが接続されるn個のセル分配部と、それぞれ出力ハイウエイが接続されるn個のセル集中部とを有し、交換容量がn×nの単位ATMスイッチがk個並列に設置される。n個のセル分配部のそれぞれおよびn個のセル集中部のそれぞれは、k個の単位ATMスイッチに接続される。セル分配部は、n個のセル集中部対応にn個のキューバッファを有し、入力ハイウエイからセルを受信すると、そのセルが出力されるセル集中部に対応するキューバッファ、すなわち、そのセルの宛先に対応するキューバッファにそのセルをバッファリングする。セル分配部は、選択したキューバッファから、読み出し回数指定レジスタにより指定された回数だけ連続してセルを読み出し、宛先が同じk個のセルをほぼ同タイミングで、k個の単位ATMスイッチに並列に出力する。ほぼ同タイミングでセルを並列に出力するのは、セルの順序逆転を防止するためである。セル集中部は、k個の単位ATMスイッチから宛先が同じk個のセルを受信する。選択したキューバッファにキューイングされているセルが読み出し回数指定レジスタにより指定された値より少ない場合には、その差のセル数分だけダミーセルを生成し、選択されたキューバッファと生成したダミーセルとをほぼ同タイミングで、k個の単位ATMスイッチに並列に出力する。セル集中部は、k個の単位ATMスイッチからダミーセルを受信すると、それを廃棄する。文献1が開示する技術は、このような構成により、セルベースの負荷分散を行い、大容量化を可能としている。
【0004】
また、文献1では、各単位ATMスイッチは、共通バッファ型、出力バッファ型、クロスポイントバッファ型など、それ自体が内部ブロッキングを生じないスイッチを用いると記述されている。共通バッファ型スイッチの構成を図25に示す。入力500から入力されたセルは、セル多重部501で時間多重される。時間多重されたセルは、共通バッファメモリ503に格納される。より具体的には、セルは、そのヘッダ情報に従って、共通バッファメモリ503内に論理的に構成された出力方路ごとのキューバッファに格納されるように、制御部502により制御される。また、各出力方路単位に割り当てられたタイミングで共通バッファメモリ503より読み出されたセルは、セル分離部504で出力単位に分離されて出力505に送出される。出力バッファ型スイッチの構成を図26に示す。入力500から入力されたセルは、セル多重部501で時間多重されて、共通バス506に出力される。各出力505においては、共通バス上のセルをアドレスフィルタ(AF)507によりフィルタリングして、キューバッファ508に、時方路宛てのセルのみを格納する。キューバッファ508からは出力回線505の速度でセルが読み出されて送出される。クロスポイントバッファ型スイッチの構成を図27に示す。それぞれの入力500に入力されたセルは、各出力505にとの交点に配置されたキューバッファ509にセルを格納する。各出力505は、時方路宛のキューバッファ509間で調停処理を行なって、セルの読み出しを行なう。共通バッファ型、出力バッファ型およびクロスポイントバッファ型のスイッチは、何れもセルの出力衝突を吸収するバッファリング手段を有するものである。
【0005】
クロスバスイッチを用いるパケットスイッチとを開示するものとしては、"The Tiny Tera: A Packet Switch Core"、 Nick McKeown、 Martin Izzard、 Adisak Mekkittikul、 William Ellersick、 and Mark Horowitz、 IEEE MICRO、 January/February 1997(以下「文献2」という。)がある。文献2が開示するスイッチは、概ね図28に示すようなスイッチであると考えられる。n本の入出力ポートを有するクロスバスイッチ706の前段には、n個のポートカード701が設けられ、ポートカード701ごとに、入力バッファ703が配置される。入力回線700から入力された可変長パケットは固定長パケット(セル)単位に分割される。入力バッファ703にバッファリングされたセルは、スケジューラ705にて入出力ポート間の接続スケジューリングを行なった後に、各ポートカード701より出力されて、クロスバスイッチ706にてスイッチングされる。入出力ポート間の接続は1セル単位で変更される。特に、この構成においては、各入力バッファ703は出力方路別のキューバッファ(VOQ:Virtual Output Queue)に分割されていて、スケジューラ705により出力指示された任意のキューバッファからの読み出しを可能とすることで、HOL(Head Of Line Blocking)によるスループットの低下を防止している。クロスバスイッチ706は、セル704を、例えば64ビット単位にスライスして、複数のスイッチ面で並列処理する。
【0006】
特開2000−232482号公報(以下「文献3」という。)は、クロスバスイッチを使用したパケットスイッチを開示する。このパケットスイッチでは、スイッチの入力側インタフェースにて、複数の可変長パケットを、パケットの切れ目を意識せず固定長のコンテナに搭載して、コンテナ単位でスイッチングを行なう。このスイッチでは、スイッチ内部の処理単位を大きくすることで、パケットの並列展開のネックを解消し、大容量化を実現しようとしている。
【0007】
特開平5-191440号公報(以下「文献4」という。)は、現用系として動作するセルスイッチと、待機系として動作するセルスイッチと、これら2つのセルスイッチの出力の何れか一方を選択し、現用系と予備系の切り替えを行うセレクタとを有するセル交換装置を開示する。これら2つのセルスイッチに同一のセルが同一の位相で入力されるが、出力されるセルの順序が両スイッチで異なる場合がある。そこで、両スイッチからアイドルセルが出力されたことを検出した場合に、セレクタが系を切り替えるようしている。
【0008】
【発明が解決しようとする課題】
文献1に開示されるパケットスイッチは拡張性の点において優れている。しかし、並列配置される単位スイッチは、出力衝突回避のためのバッファリング要素を有する構造となる。したがって、ATMスイッチの動作を止めないでスイッチ面を増設した場合には、既に搭載されているスイッチ面と、新たに搭載されるスイッチ面とのバッファリング状態の不一致が生じるため、セルの順序逆転が発生する可能性がある。よって、通信サービスを中断することなくスイッチ容量の増設・減設またはスイッチの保守を行うことは難しい。また、文献1は、スイッチの冗長構成を開示していない。
【0009】
文献2で示したスイッチは、クロスバスイッチを用いるため、共通バッファなどの共通リソース型のスイッチと比較して、バッファメモリのアクセス速度がネックになりにくいという点で大容量化に向いている。しかし、今後、さらなる高速回線をサポートする超大容量スイッチを構成しようとする場合、ATMセルや可変長パケットを分割したセル(以下、セルとは64バイト程度の短い固定長データを意味するものとする)を処理単位とするスイッチ方式では、入出力ポートの接続関係を決定するスケジューリング時間がネックとなり、スループットの高いスイッチを構成することが難しくなる。また、文献2は、スイッチ容量の増設・減設またはスイッチの保守をどのように行うか、また、スイッチの冗長構成を開示していない。
【0010】
文献3は、スイッチを複数のクロスバスイッチで構成することを開示していない。また、文献3は、スイッチ容量の増設・減設またはスイッチの保守をどのように行うか、また、スイッチの冗長構成を開示していない。
【0011】
文献4で示した冗長構成を有するスイッチでは、スイッチ部のハードウエア量が2倍必要となり、低コストでかつコンパクトなパケット通信装置を構成することが難しい。また、文献4は、通信サービスを中断することなくスイッチ容量の増設・減設またはスイッチの保守をどのように行うかを開示してない。
【0012】
そこで、本発明の目的の一側面は、大容量のパケット通信装置を構成する場合に、スループットの高いパケット通信装置を提供することにある。より具体的には、ATMセルや短パケットが連続して入力された場合においても、高いスループットが実現可能な大容量のパケット通信装置を提供することである。
【0013】
また、本発明の目的の他の側面は、大容量のパケット通信装置を構成する場合に、容易に、増設・減設が可能なパケット通信装置を提供することにある。より具体的には、スイッチ容量の拡張、縮小、および保守点検ができるように、サービスを中断すること無く、容易にスイッチ面の追加およびの切り離しがが可能なパケット通信装置を提供することにある。しかも、スイッチ容量の拡張、縮小を行なう場合に、スイッチ容量と必要なスイッチ面数が比例関係となるような、スケーラブルなパケット通信装置を提供することである。
【0014】
また、本発明の目的の他の側面は、大容量のパケット通信装置を構成する場合に、少ないハード量で高信頼化を容易に実現可能なパケット通信装置を提供することである。より具体的には、ハード量の多い完全二重化の冗長スイッチ構成を必要とせず、コンパクトなスイッチ構成で、かつ、障害発生時には、障害発生箇所を切り離すことによりサービスを続行可能とするスイッチ構造をもつパケット通信装置を提供することにある。また、さらに、複数面のスイッチが故障した場合においても、故障スイッチ部分を順次切り離すことが可能であり、サポート可能な容量は減少するものの、サービスダウンに対して頑強なパケット通信装置を提供することにある。
【0015】
【課題を解決するための手段】
スイッチ部を、複数のクロスバスイッチで構成する。各インタフェース部は、宛先が同一のパケットを上記複数のクロスバスイッチにブロック単位で並列に出力する。パケットスイッチにn枚のクロスバスイッチを搭載できる場合、上記インタフェース部は、n枚のクロスバスイッチに対応するタイムスロットを割り当てておく。n―1個のクロスバスイッチで通信サービスを運用中には、各インタフェース部は、使用中のn―1個のクロスバスイッチに対応するタイムスロットで同一宛先のブロックを読み出し、読み出したn−1個のブロックをn―1個のクロスバスイッチに並列に出力し、搭載されていない、または、搭載されているが使用していない1個のクロスバスイッチに対応するタイムスロットは空スロットとし、そのスイッチにブロックが出力されないようにする。この状態で、1個のクロスバスイッチを増設する場合、または、搭載されていないが使用してないクロスバスイッチを使用するようにする場合は、各インタフェース部は、そのクロスバスイッチに対応するタイムスロットでもブロックを読み出して、同一宛先のブロックをn個読み出し、それらをn個のクロスバスイッチに並列に出力する。n個のクロスバスイッチで通信サービスを運用中に、1個のスイッチが障害により使用できなくなった場合、または、保守のために一時的にその動作をとめる場合には、そのスイッチに対応するタイムスロットを空スロットとして、そのスイッチにブロックが出力されないようにする。
【0016】
【発明の実施の形態】
本発明によるパケットスイッチの実施例を説明する。以下では、特定容量(n×n)のクロスバスイッチを5面使用した構成のパケットスイッチを例にして説明を行う。このパケットスイッチの搭載可能な最大数の回線インタフェースが搭載された場合であっても、処理能力的にはクロスバスイッチ面数は4面で十分であるものとする。つまり、4枚のスイッチを使用すれば、入力トラヒックのブロッキングなど、スイッチ性能の劣化は発生しないものとする。スイッチ容量的に余分な1枚分のスイッチの使い方は後述する。
【0017】
図1は、本発明のパケットスイッチの構成例を示す図である。このパケット通信装置は、それぞれn個の入出力ポートを有し、n×nの交換を行う複数のクロスバスイッチ10−1〜10−5、クロスバスイッチ10−1〜10−5と接続される回線インタフェース20−1〜20−n、および制御部60とを有する。回線インタフェース20−1〜20−nは、入力回線40−1〜40−nおよび出力回線50−1〜50−nを収容し、入力された固定長もしくは可変長パケットのルーティング処理やパケットバッファリングを行い、固定長ブロックの形式でクロスバスイッチ10−1〜10−5との間で送受信を行なう。制御部60は、制御バス60−1により、クロスバスイッチ10および回線インタフェース20と接続され、これらの設定、障害監視などを行なう。クロスバスイッチ10は、入出力ポートの接続関係を決定する機能を有するスケジューラ11を内蔵する。
【0018】
回線インタフェース20は、入力回線40から入力されたパケットデータを5本の接続リンク(41−1−x〜41−5−x、但しxは1〜nのいずれか)を介してクロスバスイッチ10−1〜10−5に固定長ブロックの形式で分配する。また、クロスバスイッチ10−1〜10−5からは、固定長ブロックを5本の接続リンク(45−1−x〜45−5−x、但しxは1〜nのいずれか)から受信する。
【0019】
回線インタフェース20の入力側は、入力処理部21、ブロック化VOQ23、VOQ制御部24、およびブロック分配部22を有する。回線インタフェース20の出力側は、ブロック多重部31、パケット化VIQ(Virtual Input Queue)33、VIQ制御部34、および出力処理部32を有する。
【0020】
図2Aを用いて、入力処理部21の構成例を説明する。パケットデータは入力回線40を通じて装置に入力されると、光・電気信号変換部(O/E)21−1にて、電気信号に変換される。その後、PHY21−2にてSONET(synchronous optical network)フレームなどの物理レイヤ処理が行なわれる。次に、L2処理部21−3にてパケットの抽出、エラーチェックなどのレイヤ2処理が行なわれる。その後、検索エンジン21−4にて、宛先IPアドレスをもとにした、出力ポート検索、品質クラス検索などの、レイヤ3処理が行なわれる。検索処理は、具体的には、検索エンジン21−4に接続されたL3TABLE21−5を使用する。L3TABLE21−5には、予め宛先IPアドレスと、出力ポート、品質クラス、次の転送先のIPアドレスであるネクストホップIPアドレスとの対応関係がテーブル形式で格納されている。検索結果はパケットのヘッダ部分に付与する。ここで、パケットフォーマットの例を図12に示す。パケットはIPパケットデータ103、宛先のIPアドレス等が付与されているIPパケットヘッダ102、および、本パケット通信装置の内部で使用するパケット情報101より構成される。パケット情報101は、パケットの有効/無効を示すPKT101−1、パケットの品質クラスを示すQOS101−2、スイッチの宛先ポートを示すルーティング情報RTG101−3、自パケットのパケット長(LEN)101−4、およびネクストホップIPアドレス(NHIP)101−5より構成される。
【0021】
図3を用いて、回線インタフェース20の入力側のその他の部分の機能および動作について説明する。検索エンジン21−4から出力された可変長パケット100A、100Bのパケット情報101は、接続線25を通じて、VOQ制御部24に送信される。VOQ制御部24はそのパケット情報を解析し、可変長パケットが該当する出力方路に対応するブロック化VOQ(23−1〜23−nのいずれか)に順次格納されるように、ブロック化VOQ23のライトアドレスWA24−1を指示する。ブロック化VOQ23からの読み出し時に、キューに格納されている複数の可変長パケットは、固定長のブロック単位に分割される。
【0022】
ブロック化処理について図4を用いて説明する。図4では、複数の可変長パケット(100A〜100E)が、ブロック1(200−1)、ブロック2(200−2)、および、ブロック3(200−3)の3つの固定長ブロックに分割される例を示している。なお、可変長パケット100C−1、100C−2のように1つの可変長パケットは、複数のブロック間にまたがることも許容される。このように、ブロック間にまたがったパケット分割を許容することで、可変長パケットを複数のセルに分割する場合に発生するような空バイトの挿入が低減され、スイッチスループットの低減を抑制することができる。
【0023】
再び、図3を参照する。VOQ制御部24は、リードイネーブルレジスタ(REREG)24−3を内蔵している。本レジスタの各ビットは、クロスバスイッチ10−1〜10−5に対応しており、該当するレジスタビットが“1”に設定されている場合には、対応するクロスバスイッチ10−1〜10−5に対して、ブロックの送信を行い、該当するレジスタビットが“0”に設定されている場合には、対応するクロスバスイッチ10−1〜10−5に対して、ブロックの送信を行なわない。REREG24−3は、制御部60よりマイクロプロセッサ28経由で設定される。もしくは、各クロスバスイッチ10−1〜10−5の搭載状態に従ってREREG24−3を自律的に設定する構成としてもよい。これは、図29に示すように、各クロスバスイッチ10−1〜10−5が装置に搭載もしくは抜去されたことを、バックパネル600が検出し、これを実装情報としてハード線611〜615で直接REREG24−3に引き込む構成にすればよい。図29では、クロスバスイッチ10−1〜10−4がバックパネル600に搭載されており、クロスバスイッチ10−5は、未搭載の状態を示している。VOQ制御部24は、リードアドレスRA24−2を通じて、VOQ23−1〜23−nのいずれかに読み出し指示を与えると、そのVOQに該当する方路の情報を、制御線24−4を通じてブロックヘッダ付与部27に指示する。(VOQ23−1〜23−nの選択方法については後述する。)さらに、VOQ制御部24は、自身が管理しているブロック化VOQのパケット格納状態を、制御線24−5を通じてARB−REQ生成部26に通知する。ARB−REQ生成部26では、受信した情報をもとに、各VOQ23−1〜23−nの送出リクエスト情報を作成しその結果を、制御線26−1を通じて、ブロックヘッダ付与部27に送信する。VOQ制御部24は、クロスバスイッチ10−1〜10−5に対応したタイムスロットに対して、REREG24−3の設定状態に従って、選択されたVOQ23−1〜23−nからブロックの読み出しを行なうかどうかを判定する。本実施例では、最大で5個のブロックが連続で読み出される。以後、VOQ制御部24からの読み出し指示により、一連して読み出される複数ブロック(最大で5個)をブロック群と呼ぶことにする。VOQ23から読み出されたブロックは、ブロックヘッダ付与部27にてブロックヘッダが付与される。ブロックヘッダの詳細について図10に示す。ブロックデータ202に対して付与されるブロックヘッダ201は、ブロック種別(有効ブロック/無効ブロック/その他の特殊ブロック)を示すBLK201−1、品質クラスを示すQOS201−2、宛先情報を示すRTG201−3、入力された回線インタフェースを示すIFNo201−4、VOQ23の出力リクエストを示すREQ201−6、ブロックの連続性検査用のSEQ201−7、および、リサーブ領域RES201−5が含まれる。
【0024】
各タイムスロットに対するブロックの送出およびブロック分配部の機能について、図5を用いて説明する。図5においては、クロスバスイッチ10−1〜10−5に対応した周期的なタイムスロットとして、29−1から29−5が与えられている。これら5個のタイムスロットが1周期となる。VOQ制御部24は、それぞれのスロットに対して、ブロック210−1から210−5が読み出されるように制御する。クロスバスイッチ10−1に対する次周期スロット29−1において、ブロック210−6が読みだされる。それぞれのブロックにはブロックヘッダ201が付与されており、ブロック種別を示すBLK201−1には、“1(有効)”が設定されている。なお、選択されたブロック化VOQ(23−1から23−nのいずれか)に読み出すブロックが存在しない場合には、ブロック種別を示すBLK201−1を“0(無効)”に設定し、IDLEブロック(空ブロック)を送出する。また、図5では明示されていないが、タイムスロット1周期内にVOQ(23−1から23−nのいずれか)から連続して読み出されるブロック(言い換えると、同一ブロック群に属する有効ブロック)のブロックヘッダ201の領域は、SEQ201−7を除き、全て同一のブロックヘッダ201が付与されている。SEQ201−7には有効ブロック送出毎に変化する連続値がブロックヘッダ付与部27にて付与される。ブロック分配部22に入力されたブロックは、順次DMX(分離)メモリ22−1に格納され、各スロット29−1〜29−5に対応する各ブロックを、対応するクロスバスイッチ10−1から10−5に送出するように、タイミング調整をして順次読み出される。その後、各ブロックは、P/S(パラレル/シリアル変換)22−2にてシリアル信号に変換されてから、クロスバスイッチ10への接続リンク41へ送出される。なお、図5においては、クロスバスイッチ10−1〜10−5に送出するブロックの出力位相をそろえているが、DMXメモリ22−1のメモリ量やタイミング調整に要する遅延時間を削減するために、図6に示すように、それぞれのクロスバスイッチ10−1〜10−5に対して、出力位相をずらして、ブロックを送出する構成にしてもよい。次にクロスバスイッチ10の構成について図7を用いて説明する。各クロスバスイッチには回線インタフェース20−1〜20−nのブロック分配部22から、それぞれ接続リンク41−x−1〜41−x−n(xはクロスバスイッチ10の面番号1〜5のいずれかを示す)を通じて、ブロックが入力される。入力されたブロックは、S/P(シリアル/パラレル変換)17にてパラレル信号に変換される。次にARB−REQ(アービトレーションリクエスト)抽出部12にてブロックヘッダ201に付与された送出リクエストREQ201−6が抽出され、スケジューラ11へ送出される。その後、ブロックからは、ブロックヘッダ抽出部13にて、宛先情報RTG201−3が抽出されて、クロスバ制御部15へ送出される。クロスバ制御部15では、クロスバ14の入力ポートに入力されるブロックを、宛先情報RTG201−3に従って、該当する出力ポートに接続するように、制御線15−1を通じてクロスバ14に対して指示する。なお、同一のタイミングにおいて入力されるブロックには、異なる宛先情報RTG201−3が付与されるようにスケジューリングされることを前提としているため、クロスバ14の内部には出力衝突回避用のキューバッファを持つ必要はない。これは、クロスバスイッチ10は、従来の共通バッファ型スイッチ(図25A、出力バッファ型スイッチ(図25B)、クロスポイントバッファ型スイッチ(図25C)のようなバッファリング手段をもつ必要が無いため、複数のクロスバスイッチ10を並列配置して使用数する場合においても、全てのクロスバスイッチ10−1〜10−5を同期させる手段が不要であることを意味する。スケジューラ部11では、REQ201−6の内容から、各回線インタフェース20のブロック化VOQ23の状態を把握し、次のタイミングでの回線インタフェース20間での最適な入出力接続関係を予め設定されたスケジューリングアルゴリズムにより決定する。スケジューラ部11は、ぞれぞれの回線インタフェース20にについて、次のタイミングでのブロック化VOQ23−1〜23−nに対しての読み出し許可指示(アービタアクノリッジ)をあたえる。読み出し許可指示は、ARB−ACK付与部16にて、クロスバ14から出力されたブロックのヘッダに付与される。
【0025】
クロスバ14の出力側におけるブロックフォーマットを図11に示す。図11に示すように、クロスバ14出力側のブロックヘッダ301では、クロスバ14の入力側におけるREQ201−6の領域(図10)に上書きする形で、アービタアクノリッジ(ACK)301−6を付与する。その後、ブロックは、P/S(パラレル/シリアル変換)18にてシリアル信号に変換されてから、それぞれ、接続リンク45−x−1〜45−x−n(xはクロスバスイッチ10の面番号1〜5のいずれかを示す)を通じて回線インタフェース20−1〜20−nへ送出される。
【0026】
次に、再び図3を用いて、回線インタフェース20の出力側の機能および動作について説明する。クロスバスイッチ10−1〜10−5にてスイッチングされたブロックは、接続リンク45−1〜45−5を通じて回線インタフェース20に入力され、ブロック多重部31にて、時間多重される。ブロック多重部31の動作を図8に示す。ブロック多重部31に入力されたブロックは、P/S(パラレル/シリアル変換)32−2にてパラレル信号に変換された後、MUX(多重)メモリ32−1に格納され、各クロスバスイッチの入力10−1〜10−5に対応する各スロット39−1〜39−5に対してシリアルにブロックを送出するようにタイミングを調整して、順次読み出しを行なう。
【0027】
各クロスバスイッチの入力10−1〜10−5のそれぞれから入力されるブロック210−1〜210−5が、各々対応するスロット39−1〜39−5に読み出される例を図8に示す。その後、ブロックはARB−ACK抽出部36にて、クロスバスイッチ10で付与された、ブロック化VOQ23−1〜23−nに対しての読み出し許可指示であるACK301−6を抽出する。本例においては、5枚のクロスバスイッチ10−1から10−5が搭載されており、同一のブロック群に属する全てのブロック(例えば、図8では、ブロック210−1〜210−5)に、同一のACK201−6が付与されるが、ARB−ACK抽出部36では、この中で最も早いタイミングに到着するブロック(例えば、図8ではブロック210−1)のACK301−6のみ、抽出すれば良い。各スロットに到着するブロックが有効であるか、無効であるかの判断は、ブロックヘッダ301に付与されているBLK201−1により行なうことが可能である。
【0028】
再び図3を参照する。ARB−ACK抽出部36で抽出されたVOQの読み出し許可情報は、制御線36−1を通じて、VOQ制御部24およびARB−REQ生成部26に通知される。ARB−REQ生成部26では、制御線24−5により通知されるブロック化VOQ23のパケット格納状態と読み出し許可情報を使用して、次のタイミングにおいての送出リクエスト情報を作成する。その後、ブロックからは、ブロックヘッダ抽出部37にて、ブロックヘッダ301が抽出され、これを解析する。ブロックヘッダ抽出部37は、自ブロックが入力された回線インタフェース20に該当するパケット化VIQ(33−1〜33−nのいずれか)に格納されるように、制御線37−1を通じてVIQ制御部34に通知する。具体的には、入力された回線インタフェースを示すIFNo201−4、品質クラスを示すQos201−2、もしくは、これをもとに作成した情報を通知する。また、ブロックヘッダ抽出部37では、ブロックの連続性検査用情報SEQ201−7により、同一の回線インタフェースから入力されたブロックおよびブロック群が連続しているかどうかの検証を行なう。もし、異常が発見された場合には、異常ブロックをパケット化VIQ33へ書き込まないようにVIQ制御部34に通知する。正常なブロック到着時には、VIQ制御部34は、パケット化VIQ33に対して、到着ブロックの書込みをライトアドレス(WA)34−1を通じて指示する。
【0029】
パケット化VIQ33からの読み出し時には、キューに格納されている固定長のブロックから可変長パケットを取り出すようにパケット化処理を行なう。パケット化処理について図4を用いて説明する。図4では、ブロック1(200−1)、ブロック2(200−2)、および、ブロック3(200−3)の3つの固定長ブロックから、複数の可変長パケット(100A〜100E)が取り出される例を示している。なお、パケット化VIQ33からの読み出し時には、可変長パケットの境界を識別する必要がある。パケットの境界は図12に示すパケット情報101内の、自パケット長情報(LEN)101−4を使用して、該当するパケット長分だけを読み出すことによって、パケットの境界を識別することができる。また、その他の境界識別方法として、パケット化VIQ33への格納時に、可変長パケットと並列に、パケットの境界を示すためのビットを格納しておく方法も考えられる。パケット化VIQ33から、出力された可変長パケットは、次に出力処理部32に送信される。
【0030】
出力処理部32の構成を図2Bを用いて説明する。入力された可変長パケットはL2処理部32−3にてレイヤ2の処理が行なわれる。例えば、出力回線がイーサーネットの場合には、次の転送先のIPアドレスであるネクストホップIPアドレスから、接続先ルータのレイヤ2アドレス(MACアドレス)を検索して付与する処理を行なう。ネクストホップIPアドレスと、接続先ルータのレイヤ2アドレスの対応は、L2TABLE32−5に格納されている。レイヤ2処理の終了後、可変長パケットはPHY32−2にて、例えばSONETフレームへマッピング処理が行なわれ、その後電気・光信号変換部(E/O)32−1にて、光信号に変換された後、出力回線50へ送出される。図9にパケット通信装置のクロスバスイッチ10−1〜10−5を全て使用している状態での、ブロックスイッチングの様子を示す。
【0031】
以上示したように、本発明によるパケット通信装置は、クロスバスイッチ10を介した複数の回線インタフェース20間でのパケットデータの送受を、複数の固定長ブロック単位で行うので、入出力ポート間の接続関係を決定するアービトレーション処理の時間制約が緩和される。図13に、従来のセル単位でのアービトレーション時間の例を、また、図14に、本発明による複数(図14の例では4個)の固定長ブロック単位でのアービトレーション時間の例を示す。図13においての、セル長(時間換算でT1)と図14においての固定長ブロック長(時間換算でT2)が同じであると仮定すると、従来方式では、回線インタフェースが送出リクエストを送出してアービトレーション結果を受け取るべき時間が1セル長時間と同じT1であるのに対して、本発明による複数固定長ブロック単位でのアービトレーション時間T3はその4倍の時間を取ることができるので、大容量のスイッチを構成する際のアービトレーション処理時間のネックが緩和できる。今後、更なる高速回線を収容する大容量のパケット通信装置を構成する場合には、固定ブロック長(時間換算でT2)を長くする、もしくはスイッチ面数を増加して、連続して読み出すブロック数を増加させることで、アービトレーションにかけられる時間T3を増やすことができる。その結果、短パケット入力時においてもスループットネックを抑制可能な大容量のパケット通信装置が構成できる。図15に、従来のセル単位のスイッチ方式のスループット特性(340)と本発明による固定長ブロック単位でのスイッチ方式のスループット特性(350)の比較を示す。本発明による固定長ブロック単位でのスイッチ方式は、セル化にともなう空バイトの挿入や、アービトレーションの処理時間ネックが発生しにくいので、短パケット入力時においても、高いスループット特性を実現できる。
【0032】
次に、本発明のパケット通信装置を構成する5枚のクロスバスイッチ10−1〜10−5の1つ(例えばクロスバスイッチ10−1)に障害が発生した場合の処理手順について以下に説明する。クロスバスイッチ10−1に障害が発生すると、クロスバスイッチ10−1は制御バス60−1を通じて、制御部60に障害通知を行なう。制御部60はこれを受けて、回線インタフェース20−1〜20−nに対して、制御バスを通じて、VOQ制御部24内のリードイネーブルレジスタ(REREG)24−3内のクロスバスイッチ10−1に該当するビットを“0”に設定する。VOQ制御部24は、以降はクロスバスイッチ10−1に相当するタイムスロット29−1には、ブロック化VOQからブロックを読み出さず、IDLEブロック(空ブロック)220を送出する。また、ブロックヘッダ付与部27において、ヘッダを付与する際にも、クロスバスイッチ10−1に相当するブロックヘッダ201についてはBLK201−1(ブロック種別識別子)を”0(無効)”に設定する。図16に、REREG24−3内のクロスバスイッチ10−1に該当するビットを“0”に切り替えた後の、各タイムスロットに対するブロックの送出の様子について示す。切替え後、クロスバスイッチ10−1に相当するタイムスロット29−1には、IDLEブロック220が読み出され、ブロック分配部32通過後には、クロスバスイッチ10−1に対しては、IDLEブロック220のみが送出される。
【0033】
図17に回線インタフェース20の出力側においての、クロスバスイッチ10−1〜10−5からの入力ブロックの様子を示す。クロスバスイッチ10−1からは、IDLEブロック220のみが回線インタフェース20に入力される。ブロック多重部32通過後の、クロスバスイッチ10−1に対応するスロット39−1においては、IDLEブロック220が入力される。図3のブロックヘッダ抽出部37では、IDLEブロック220を検出すると、これをパケット化VIQ33には格納しないようにVIQ制御部34に通知し、有効なブロックのみをパケット化VIQ33に格納する。
【0034】
図18にパケット通信装置のクロスバスイッチ10−1を回避して運用している状態での、ブロックスイッチングの様子を示す。以上の手順により、障害の発生しているクロスバスイッチ10−1を回避して、その他のクロスバスイッチ10−2〜10−5のみでパケットをスイッチングすることが可能になる。前述したように、本パケット通信装置は搭載されている5枚のスイッチのうち4枚のみ正常に動作すれば、入力トラヒックのブロッキングなどのスイッチ性能劣化は発生しないので、サービスに影響を与えることがない。つまり、5枚目のスイッチは付加容量分と考えることができる。本実施例のパケット通信装置では、正常動作時に付加容量分のスイッチを未使用状態にしなくても良い。つまり、付加容量分のスイッチを、常に動作させておくことで、スイッチ全体を、“ホットスタンバイ”状態にしておくことが可能であり、高信頼化が実現できる。また、完全22重化構造とは異なり、付加容量分のスイッチには、他のスイッチに入力されるデータのコピーが入力されるわけではないので、付加容量分のスイッチを正常時に動作させておくことで、内部のスイッチ速度を1.25倍にすることができる。これにより、スループット特性の良いスイッチを実現できる。さらに、付加容量分のスイッチも常に動作させておくことで、複数のスイッチ面についてマスタ・スレーブの管理をする必要がなく、管理を容易化できる。
【0035】
他の実施例として、複数のクロスバスイッチ10に障害が発生する場合を考える。5枚のクロスバスイッチ10−1〜10−5の1つ(例えばクロスバスイッチ10−1)が障害発生中で未使用の状態において、さらに別のクロスバスイッチ(例えばクロスバスイッチ10−3)に障害が発生した場合の処理手順について説明する。第1の実施例と同様に、クロスバスイッチ10−3に障害が発生すると、クロスバスイッチ10−3は制御バス60−1を通じて、制御部60に障害通知を行なう。制御部60はこれを受けて、回線インタフェース20−1〜20−nに対して、制御バスを通じて、VOQ制御部24内のリードイネーブルレジスタ(REREG)24−3内のクロスバスイッチ10−3に該当するビットを“0”に設定する。(クロスバスイッチ10−1に該当するビットは既に“0”に設定されている。)VOQ制御部24は、以降はクロスバスイッチ10−1および10−3に相当するタイムスロット29−1および29−3には、ブロック化VOQ23からブロックを読み出さず、IDLEブロック(空ブロック)220を送出する。また、ブロックヘッダ付与部27において、ヘッダを付与する際に、クロスバスイッチ10−3に相当するブロックヘッダ201についはBLK201−1(ブロック種別識別子)を”0(無効)”に設定する。図19に、REREG24−3内のクロスバスイッチ10−3に該当するビットを“0”に切り替えた後の、各タイムスロットに対するブロックの送出の様子について示す。実施例1と同様の考え方で、クロスバスイッチ10−1および10−3に対しては、IDLEブロック220のみが送出され、障害発生したクロスバスイッチ10−1および10−3を回避して、ブロックを分散可能であることがわかる。また、さらなる、クロスバスイッチ10の障害が発生した場合においても、同様な設定方法により、障害が発生したクロスバスイッチ10を順次切り離すことが可能である。図20に本発明による本パケット通信装置における稼動クロスバスイッチ枚数250と、スイッチスループット260の関係270を示す。同条件のクロスバスイッチ枚数とした場合(必要容量分4枚、付加容量分1枚)、ビットスライスによる並列スイッチ方式(図28)を考えると、4枚を現用系、1枚を予備系とした場合、正常時に、予備系分の1枚を有効利用することはできない。また、2枚以上のクロスバスイッチが故障するとサービスダウンとなる。
【0036】
このように、本発明による本パケット通信装置は、複数のクロスバスイッチ10が順次、もしくは同時に障害発生した場合においても、サービスダウンが起こることなく、正常動作可能なクロスバスイッチ10の枚数に応じたスループットのスイッチング機能を提供できる。よって、本発明による本パケット通信装置は、サービスダウンに対して頑強で、高信頼化を実現できる。
【0037】
他の実施例として、正常動作しているクロスバスイッチ10に対して、保守点検、増設、減設を行なう場合の処理手順について説明する。保守点検とは、例えば、クロスバスイッチ10に搭載されている、ファームウエアおよび、ハードウエアの機能拡張やバグ修正のための処理である。また、増設とは、パケット通信装置の交換可能容量を増やしたり、性能向上の目的で、クロスバスイッチ10の搭載数を増やす処理である。また、減設とは、ネットワーク構成の変更などの理由でクロスバスイッチ10の搭載数を増やす処理である。保守点検、増設、減設は、パケット通信装置で行なわれているサービスを中断することなく、実施できることが望ましい。
【0038】
本例では、まず、使用されているクロスバスイッチ10−1〜10−5のうち、クロスバスイッチ10−1を未使用状態に変更して、抜去可能とする減設手順について説明する。パケット通信装置に入力されるデータトラヒックに対して、クロスバスイッチ10−1を回避して、スイッチング処理を行なうための手順としては、実施例1の障害発生時の処理で示した場合と同様に、制御バス60−1を通じて、回線インタフェース20の入力側にあるVOQ制御部24内のリードイネーブルレジスタ(REREG)24−3内のクロスバスイッチ10−1に該当するビットを“0”に設定すれば良い。前述したように、本パケット通信装置は搭載されている5枚のスイッチのうち4枚のみ正常に動作すれば、入力トラヒックのブロッキングなどのスイッチ性能劣化は発生しない。言い方を換えれば、クロスバスイッチ10−1を未使用にしたことによるスループットの減少がサービスに影響を与えることはない。
【0039】
次に、使用されているクロスバスイッチ10−2〜10−5(クロスバスイッチ10−1は装置に未搭載)に対して、クロスバスイッチ10−1を追加搭載して使用可能な状態とする増設手順例について説明する。パケット通信装置に入力されるデータトラヒックに対して、クロスバスイッチ10−1を追加してスイッチング処理を行なうための手順としては、制御バス60−1を通じて、回線インタフェース20の入力側にあるVOQ制御部24内のリードイネーブルレジスタ(REREG)24−3内のクロスバスイッチ10−1に該当するビットを“0”の状態から“1”に変更すれば良い。図21に、REREG24−3内のクロスバスイッチ10−1に該当するビットを“1”に切り替えた後の、各タイムスロットに対するブロック送出の様子について示す。また、本発明によるパケット通信装置はスイッチ部にクロスバスイッチ10を用いている。クロスバスイッチ10は、共通バッファ型スイッチ(図25A)、出力バッファ型スイッチ(図25B)、クロスポイントバッファ型スイッチ(図25C)にあるようなバッファリング手段を持たないため、状態の管理が不要である。つまり、クロスバスイッチを追加搭載して使用する場合においても、既に搭載されているスイッチとのバッファ状態を一致させるような複雑な制御手段は不要である。
【0040】
増設、減設を行なう場合、回線インタフェース20の入力側において、REREG24−3の設定を、制御部60経由で、回線インタフェース20−1〜20−nに対して順次行なうことを考えると、過渡状態として、複数の回線インタフェース20−1〜20−n間でREREG24−3の設定が異なる状態が存在する。本発明のパケット通信装置では、回線インタフェース20の出力側においては、どのブロックスロット(39−1〜39−5)が有効であるかの情報は保持しない。つまり、回線インタフェース20は、出力側においては、REREG24−3内のような状態レジスタを不要として、ブロックヘッダ201に含まれるBLK201−1識別子を使用して、パケット化VIQ33の格納判定を行なうことを特徴とする。従って、REREG24−3の設定が異なる回線インタフェース20−1〜20−n状態が存在しても、ブロックもしくは、ユーザパケットの瞬断が発生することはない。
【0041】
保守点検手順は、前述した、減設、増設の繰り返し手順でサービス断なく実施可能である。具体的な手順例としては、クロスバスイッチ10−2〜10−5が搭載されている状態においてクロスバスイッチ10−1を減設して、抜去し、点検実施後のクロスバスイッチ10−1、もしくは、新しいクロスバスイッチ10−1を、装置に搭載して増設手順を行なえば良い。その他の全てのクロスバスイッチ10−2〜10−5に対しても、順次、同様の減設・増設手順を行なうことで、サービスの瞬断なく、クロスバスイッチ全体の保守点検を行なうことが可能となる。
【0042】
以上に示したように、本実施例によれば、完全二重化冗長構成に比べ少ないハード量で、また、サービスの瞬断なく、増設、減設、および保守点検を容易に実施可能である。また、本発明のパケット通信装置では、スイッチ容量と必要なスイッチ面数が比例関係となるようなリニアスケーラビリティを有する。
【0043】
他の実施例として、クロスバスイッチ10−1〜10−5の1つを冗長系に設定しておく使用形態および障害発生時の切替手順について説明する。クロスバスイッチ10−1〜10−5の1つを冗長系に設定しておく使用形態における障害発生時の切替処理の一例を示す。本例のおいてはパケット通信装置には5枚のクロスバスイッチ10−1〜10−5を搭載しておき、クロスバスイッチ10−5を冗長系に設定する。具体的には、初期設定時に全ての回線インタフェース20−1〜20−nのリードイネーブルレジスタ(REREG)24−3のクロスバスイッチ10−5に該当するビットを“0”に設定し、それ以外のビットを“1”に設定しておく。例えば、クロスバスイッチ10−3に障害が発生した場合には、クロスバスイッチ10−3は制御バス60−1を通じて、制御部60に障害通知を行なう。制御部60はこれを受けて、回線インタフェース20−1〜20−nに対して、制御バス60−1を通じて、VOQ制御部24内のリードイネーブルレジスタ(REREG)24−3内のクロスバスイッチ10−3の該当するビットを“0”に、また、冗長系に設定されていたクロスバスイッチ10−5に該当するビットを“1”に同時に設定する。VOQ制御部24は、設定変更後、障害の発生したクロスバスイッチ10−3に相当するタイムスロット29−3には、ブロック化VOQからブロックを読み出さず、IDLEブロック(空ブロック)220を送出する。また、それ以外のタイムスロット29−1、29−2、29−4、29−5については、ブロック読み出す処理を行なう。図22に、REREG24−3内の、クロスバスイッチ10−3に該当するビットを“0”に、クロスバスイッチ10−5に該当するビットを“1”に、切り替えた後の、各タイムスロットに対するブロックの送出の様子について示す。
【0044】
また、冗長系を有する形態においては、正常動作時に、冗長系の導通試験手段を有することで、障害切替時の信頼性を高めることができる。そこで、本発明による冗長系の導通試験手段を持つ回線インタフェースを図23に示す。本構成では、回線インタフェース20の入力側のブロックヘッダ付与部27の後段にテストブロック発生部29を、また、回線インタフェース20の出力側において、ブロック多重部31の後段にテストブロック回収部39を有する。ブロックヘッダ付与部27は、マイクロプロセッサ28経由で、VOQ制御部24から制御線24−4を通じて、冗長系に設定さるクロスバスイッチ情報が通知される。
【0045】
ブロックヘッダ付与部27では、ヘッダを付与する際に、クロスバスイッチ10−5(冗長系)に相当するブロックヘッダ201についてはBLK201−1(ブロック種別識別子)を“T(テストブロック)”に設定しておく。その他のブロックヘッダ201の領域は、SEQ201−7も含めて、他のユーザデータブロックと同じ値を設定する。テストブロック発生部29では、BLK201−1によりテストブロックを検出すると、ブロックのデータ部分をテストブロックパターンに上書きする。テストブロックパターンの例としては、テストブロック発生部29内に設定された特定のビットパターンとする。なお、テストブロックパターンは、テストブロック発生部29とテストブロック回収部39において、予め同一のパターンを設定しておく。テストブロック回収部39においては、BLK201−1によりテストブロックを検出すると、テストブロックを回収すると同時に、代わりにIDLEブロック(空ブロック)220を送出する。なお、BLK201−1(ブロック種別識別子)も“0(無効)”に設定する。IDLEブロック(空ブロック)220は、パケット化VIQ33の格納判定時に廃棄される。テストブロック回収部39においては、予め設定されている特定のビットパターンと回収されたテストブロックのビットパターンが等しいかどうかを比較判定する。検査結果が異なる場合には、冗長系クロスバスイッチの故障と判断する。先ほどの例と同様に、クロスバスイッチ10−5が冗長系に設定されている状態において、クロスバスイッチ10−3に障害が発生した場合に、REREG24−3内の、クロスバスイッチ10−3に該当するビットを“0”に、クロスバスイッチ10−5に該当するビットを“1”に切り替えて、障害復旧を行なう場合の、各タイムスロットに対するブロックの送出の様子について図24に示す。
【0046】
このように、本発明による本パケット通信装置は、クロスバスイッチ10の1つを冗長系に設定しておく使用形態において、冗長系の導通検査が可能で、障害発生時にも、簡単な制御手順で障害復旧が可能であり、信頼性の高いスイッチを提供可能である。
【0047】
他の実施例として、スイッチ部において品質クラス制御を行なう形態について図30を用いて説明する。図30に示す品質制御対応回線インタフェースにおいては、図3に示した回線インタフェース20との差分のみを示す。品質制御対応回線インタフェースにおいては、ブロック化VOQ23内にn本の出力方路対応かつ2クラスの品質クラス別のVOQ(高優先23−1H〜23−nH、低優先23−1L〜23−nL)を有する。入力処理部21より転送されたパケットは、パケット情報101内の、RTG101−3およびQOS101−2に従って該当するVOQに入力される。該当するVOQ制御部24は、ある方路への読出し指示を受け取ると、方路セレクタ(SEL)822により方路選択を行なうが、同時に品質クラスセレクタ(SEL)821により、高優先VOQ23−xH(xは1からnのいずれかを示す)にブロックが存在する場合にはそれを読み出し、存在しない場合には、低優先VOQ23−xLよりブロックを読み出しを行なう。各ブロックについては、ブロックヘッダ付与部27にて、ブロックヘッダ201内のQOS201−2ビットにより、品質クラスが識別される。クロスバスイッチ10でスイッチングされたブロックについては、品質制御対応回線インタフェースの下り側において、n本の入力方路対応かつ2クラスの品質クラス別のVIQ(高優先33−1H〜33−nH、低優先33−1L〜33−nL)にVIQ制御部27により振り分けられて、各VIQにて元のパケットに復元される。
【0048】
この実施例では、ブロック単位に品質クラスを分ける例を示したが、1つのブロックに、高優先、低優先のブロックが混在するように制御する構成としても良い。この場合、高優先VOQ23−xH(xは1からnのいずれかを示す)にパケットが存在する場合にはそれを読み出し、存在しない場合には、低優先VOQ23−xLよりパケットを読み出して、1つのブロックを生成する構成とする。
【0049】
このように、本発明による本パケット通信装置は、ブロック化VOQ23、パケット化VIQ33の双方に、複数品質クラスを設けることにより、動画像通信、トランザクション処理などに必要とされる高品質サービスに対応できる。
【0050】
【発明の効果】
以上説明した実施例によれば、次のような効果が期待できる。
【0051】
(1)大容量のパケット通信装置を構成する場合に、少ないハード構成で、信頼性の高い障害復旧機能をもつスイッチを提供することができる。
【0052】
(2)サービス断なく増設、減設が容易にでき、また、障害耐性の高いパケット通信装置を構成することができる。
【0053】
(3)クロスバスイッチは、各ブロックを、それに付与されているルーティングタグに従い、所望の出力ポートに自律的に送出する構成になっているので、他のスケジューラからのクロスバ設定を不要になる。
【0054】
(4)すべての、もしくは、代表のクロスバスイッチでは、全ての回線インタフェースから入力されたブロックに付与されているアービタリクエスト情報を元に、クロスバの入出力ポートの最適な接続関係を選択するようにスケジューリングを行い、その結果(アービタアクノリッジ情報)を、回線インタフェースに対して出力されるブロックのヘッダ部分に付与する構成となっているので、クロスバスイッチの内部高速処理、およびクロスバスイッチ制御の制約を緩和することができる。
【図面の簡単な説明】
【図1】本発明のパケット通信装置の全体構成を示すブロック図である。
【図2】図2(a)は、本発明のパケット通信装置の回線インタフェースカード(入力側)の構成を示すブロック図である。図2(b)は、本発明のパケット通信装置の回線インタフェースカード(出力側)の構成を示すブロックである。
【図3】本発明のパケット通信装置の回線インタフェースカードの構成を示すブロック図である。
【図4】本発明のパケット通信装置内部でのブロック分割、パケット組立ての動作を示すブロック図である。
【図5】本発明のパケット通信装置のブロック分配部の動作を示す説明図である。
【図6】本発明のパケット通信装置のブロック分配部の動作を示す説明図である。
【図7】本発明のパケット通信装置のクロスバスイッチのブロック図である。
【図8】本発明のパケット通信装置のブロック多重部の動作を示す説明図である。
【図9】本発明のパケット通信装置内のブロックフローの説明図である。
【図10】本発明のパケット通信装置で使用する、ブロックフォーマット例である。
【図11】本発明のパケット通信装置で使用する、ブロックフォーマット例である。
【図12】本発明のパケット通信装置で使用する、パケットフォーマット例である。
【図13】従来のパケット通信装置のアービトレーション周期を示すタイムチャートである。
【図14】本発明のパケット通信装置のアービトレーション周期を示すタイムチャートである。
【図15】本発明のパケット通信装置のブロック化の効果を示す説明図である。
【図16】本発明のパケット通信装置のクロスバスイッチ切替例を示すタイムチャートである。
【図17】本発明のパケット通信装置のブロック多重部の動作を示す説明図である。
【図18】本発明のパケット通信装置のクロスバスイッチ切替時のブロックフローの説明図である。
【図19】本発明のパケット通信装置のクロスバスイッチ切替例を示す説明図である。
【図20】本発明のパケット通信装置のスケーラビリティを示す説明図である。
【図21】本発明のパケット通信装置のクロスバスイッチ切替例を示す説明図である。
【図22】本発明のパケット通信装置のクロスバスイッチ切替例を示す説明図である。
【図23】本発明のパケット通信装置の回線インタフェースカードの別構成を示すブロック図である。
【図24】本発明のパケット通信装置のクロスバスイッチ切替例を示す説明図である。
【図25】従来のバッファ要素をもつパケットスイッチのブロック図である。
【図26】従来のバッファ要素をもつパケットスイッチのブロック図である。
【図27】従来のバッファ要素をもつパケットスイッチのブロック図である。
【図28】従来の大容量パケットスイッチのブロック図である。
【図29】本発明のパケット通信装置の回線インタフェースカード(入力側)の一構成を示すブロック図である。
【図30】本発明のパケット通信装置の回線インタフェースカードの他の構成を示すブロックである。
【符号の説明】
10・・・クロスバスイッチ、11・・・スケジューラ、20・・・回線インタフェース、23・・・ブロック化VOQ、24VOQ制御部、22・・・ブロック分配部、31・・・ブロック多重部、33・・・パケット化VIQ、34VIQ制御部、60・・・制御部。
Claims (10)
- パケットを入出力可能な複数の回線インターフェースと、
上記複数の回線インターフェースと接続された複数のスイッチを備え、
上記複数の回線インターフェースはそれぞれ、入力パケットを上記複数のスイッチのうち選択した一以上の上記スイッチに出力可能であるパケットスイッチ。 - 上記各回線インターフェースは、複数の上記入力パケットを固定長のブロックに分割して上記選択した一以上のスイッチに出力することを特徴とする請求項1記載のパケットスイッチ。
- 上記各回線インターフェースは、一の上記入力パケットを複数の上記ブロックに分割して上記選択した一以上のスイッチに出力することを特徴とする請求項2記載のパケットスイッチ。
- 上記各回線インターフェースは、上記ブロックをシリアル/パラレル変換して上記選択した一以上のスイッチに出力することを特徴とする請求項3記載のパケットスイッチ。
- 上記複数のスイッチは、入力した上記ブロックを上記複数の回線インターフェースに出力可能であり、
上記各回線インターフェースは、上記複数のスイッチから入力した上記ブロックをパケットに変換して出力することを特徴とする請求項2記載のパケットスイッチ。 - 上記各回線インターフェースは、上記複数のスイッチのうち一のスイッチが抜去された場合には、上記抜去されたスイッチには上記入力パケットを出力しないことを特徴とする請求項1記載のパケットスイッチ。
- 上記各回線インターフェースは、上記複数のスイッチに加えて新たなスイッチが搭載された場合には、上記新たなスイッチにも上記入力パケットを出力することを特徴とする請求項1記載のパケットスイッチ。
- 上記各回線インターフェースは、上記複数のスイッチのうち一のスイッチに障害が発生した場合には、上記障害が発生したスイッチには上記入力パケットを出力しないことを特徴とする請求項1記載のパケットスイッチ。
- 上記複数のスイッチのうち、一のスイッチは冗長系のスイッチであり、
上記回線インターフェースは、上記冗長系のスイッチには上記入力パケットを出力しないことを特徴とする請求項1記載のパケットスイッチ。 - 上記回線インターフェースは、上記冗長系スイッチ以外の上記スイッチに障害が発生した場合には、上記障害が発生したスイッチの代わりに上記冗長系スイッチに上記入力パケットを出力することを特徴とする請求項9記載のパケットスイッチ。
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