JPH0786331A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0786331A JPH0786331A JP5225398A JP22539893A JPH0786331A JP H0786331 A JPH0786331 A JP H0786331A JP 5225398 A JP5225398 A JP 5225398A JP 22539893 A JP22539893 A JP 22539893A JP H0786331 A JPH0786331 A JP H0786331A
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Abstract
(57)【要約】
【目的】 ＩＣチップのベアチップ実装時における高密
度化や多端子接続性を確保しながらバンプレスによる微
細接続が可能な半導体装置およびその製造方法を提供す
る。 【構成】 ＩＣチップ１上に被圧縮性を有する多孔質基
材を圧縮してなる層間絶縁層３、ならびに層間絶縁層３
に支持された金属箔層５を有し、金属箔層５が層間絶縁
層３の孔部に埋設した導電性ペースト４を介してＩＣチ
ップ１の電極パッド２と電気的に接続され、かつ金属箔
層５の端部に外部接続用のリード端子５ａを備えてい
る。
度化や多端子接続性を確保しながらバンプレスによる微
細接続が可能な半導体装置およびその製造方法を提供す
る。 【構成】 ＩＣチップ１上に被圧縮性を有する多孔質基
材を圧縮してなる層間絶縁層３、ならびに層間絶縁層３
に支持された金属箔層５を有し、金属箔層５が層間絶縁
層３の孔部に埋設した導電性ペースト４を介してＩＣチ
ップ１の電極パッド２と電気的に接続され、かつ金属箔
層５の端部に外部接続用のリード端子５ａを備えてい
る。
Description
【０００１】
【産業上の利用分野】この発明は、主面上に金属リード
を有する半導体装置およびその製造方法に関する。
を有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】近年、電子機器の小型化、高密度化に伴
い、産業用にとどまらず民生用の分野においてもベアチ
ップ実装に適した半導体装置が強く要望されるようにな
ってきた。このような半導体装置では、ＩＣチップと回
路基板とを直接実装する信頼度の高い接続構造が必要で
ある。
い、産業用にとどまらず民生用の分野においてもベアチ
ップ実装に適した半導体装置が強く要望されるようにな
ってきた。このような半導体装置では、ＩＣチップと回
路基板とを直接実装する信頼度の高い接続構造が必要で
ある。
【０００３】以下、図面を参照しながら、従来のベアチ
ップ実装用の半導体装置について説明する。図６および
図７は従来のベアチップ実装用半導体装置の構造を示す
断面図である。図６は従来のフリップチップの実装構造
を示すもので、ＩＣチップ２１は、電極パッド２２上に
下地金属層（図示しない）を介して突起電極２３が形成
されている。前記突起電極２３には高融点の半田が一般
に使用され、還元雰囲気中で前記半田質の突起電極２３
をリフローさせてセラミック等の回路基板２４上にフェ
ースダウン接続して使用される。２５は導体端子であ
る。
ップ実装用の半導体装置について説明する。図６および
図７は従来のベアチップ実装用半導体装置の構造を示す
断面図である。図６は従来のフリップチップの実装構造
を示すもので、ＩＣチップ２１は、電極パッド２２上に
下地金属層（図示しない）を介して突起電極２３が形成
されている。前記突起電極２３には高融点の半田が一般
に使用され、還元雰囲気中で前記半田質の突起電極２３
をリフローさせてセラミック等の回路基板２４上にフェ
ースダウン接続して使用される。２５は導体端子であ
る。
【０００４】図７はテープキァリアの実装構造を示すも
ので、フリップチップと同様にＩＣチップ２１の電極パ
ッド２２上には突起電極２３が形成されている。前記突
起電極２３は一般に金メッキで構成され、キャリアテー
プ２６上の銅箔に錫メッキを施したリード端子２７と前
記金の突起電極２３とを熱圧着等により合金接続して半
導体装置が構成されている。
ので、フリップチップと同様にＩＣチップ２１の電極パ
ッド２２上には突起電極２３が形成されている。前記突
起電極２３は一般に金メッキで構成され、キャリアテー
プ２６上の銅箔に錫メッキを施したリード端子２７と前
記金の突起電極２３とを熱圧着等により合金接続して半
導体装置が構成されている。
【０００５】
【発明が解決しようとする課題】前記従来の方法は高密
度実装が可能で、多端子接続性にも優れることは知られ
ていた。しかし、これらの方法は、何れもＩＣチップの
電極パッド上に突起電極（以下、バンプと称する）が必
要である。前記バンプの形成にはアルミ電極上への下地
金属層の形成や厚手のメッキ処理等煩雑な工程処理と高
額の設備投資を必要とする。これらが実装コスト上昇や
バンプ付きＩＣチップを入手する上での制約となり、汎
用のパッケージＩＣ（例えばＱＦＰ）のようには広く使
用されるに至っていない。
度実装が可能で、多端子接続性にも優れることは知られ
ていた。しかし、これらの方法は、何れもＩＣチップの
電極パッド上に突起電極（以下、バンプと称する）が必
要である。前記バンプの形成にはアルミ電極上への下地
金属層の形成や厚手のメッキ処理等煩雑な工程処理と高
額の設備投資を必要とする。これらが実装コスト上昇や
バンプ付きＩＣチップを入手する上での制約となり、汎
用のパッケージＩＣ（例えばＱＦＰ）のようには広く使
用されるに至っていない。
【０００６】この発明は上記従来の課題を解決するもの
で、ベアチップ実装における高密度化や多端子接続性を
確保しながらバンプレスによる構成が可能な半導体装置
およびその製造方法を提供することを目的とする。
で、ベアチップ実装における高密度化や多端子接続性を
確保しながらバンプレスによる構成が可能な半導体装置
およびその製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】この目的を達成するため
に、この発明の半導体装置は、ＩＣチップの電極パッド
形成面に、被圧縮性を有する多孔質基材を圧縮してなる
層間絶縁層を設け、層間絶縁層のＩＣチップ被着面と反
対側の面に、所定の導体パターンを有し端部に外部接続
のためのリード端子を有する金属箔層を被着している。
また、層間絶縁層に設けた貫通孔に、ＩＣチップの電極
パッドと金属箔層の所定の導体パターンとを接続する導
電性ペーストを充填している。
に、この発明の半導体装置は、ＩＣチップの電極パッド
形成面に、被圧縮性を有する多孔質基材を圧縮してなる
層間絶縁層を設け、層間絶縁層のＩＣチップ被着面と反
対側の面に、所定の導体パターンを有し端部に外部接続
のためのリード端子を有する金属箔層を被着している。
また、層間絶縁層に設けた貫通孔に、ＩＣチップの電極
パッドと金属箔層の所定の導体パターンとを接続する導
電性ペーストを充填している。
【０００８】この発明の第１の半導体装置の製造方法
は、両面に離型フィルムを張り合わせた被圧縮性を有す
る多孔質基材を予備圧縮する。ついで、予備圧縮した多
孔質基材の所定の部位に貫通孔を設ける。ついで、貫通
孔に導電性ペーストを充填する。ついで、貫通孔に導電
性ペーストを充填した多孔質基材を所定の寸法に切断し
た後離型フィルムを剥離する。ついで、多孔質基材の離
型フィルムを剥離した一方の面にＩＣチップの電極パッ
ド形成面を、貫通孔とＩＣチップの電極パッドとを位置
合わせして張り合わせるとともに、多孔質基材の離型フ
ィルムを剥離した他方の面に金属箔層を張り合わせる。
ついで、ＩＣチップおよび金属箔層を張り合わせた多孔
質基材を加熱圧縮し、導電性ペースト中の導電物質を緻
密化する。ついで、金属箔層に貫通孔内の導電性ペース
トにつながる所定の導体パターンおよびリード端子を形
成する。
は、両面に離型フィルムを張り合わせた被圧縮性を有す
る多孔質基材を予備圧縮する。ついで、予備圧縮した多
孔質基材の所定の部位に貫通孔を設ける。ついで、貫通
孔に導電性ペーストを充填する。ついで、貫通孔に導電
性ペーストを充填した多孔質基材を所定の寸法に切断し
た後離型フィルムを剥離する。ついで、多孔質基材の離
型フィルムを剥離した一方の面にＩＣチップの電極パッ
ド形成面を、貫通孔とＩＣチップの電極パッドとを位置
合わせして張り合わせるとともに、多孔質基材の離型フ
ィルムを剥離した他方の面に金属箔層を張り合わせる。
ついで、ＩＣチップおよび金属箔層を張り合わせた多孔
質基材を加熱圧縮し、導電性ペースト中の導電物質を緻
密化する。ついで、金属箔層に貫通孔内の導電性ペース
トにつながる所定の導体パターンおよびリード端子を形
成する。
【０００９】この発明の第２の半導体装置の製造方法
は、表面に離型フイルムを張り合わせ、裏面に金属箔層
を被着した被圧縮性を有する多孔質基材を予備圧縮す
る。ついで、予備圧縮した多孔質基材の所定の部位に金
属箔層に達する開口部を設ける。ついで、開口部に導電
性ペーストを充填する。ついで、開口部に導電性ペース
トを充填した多孔質基材を所定の寸法に切断した後離型
フィルムを剥離する。ついで、多孔質基材の離型フィル
ムを剥離した面にＩＣチップの電極パッド形成面を、開
口部とＩＣチップの電極パッドとを位置合わせして張り
合わせる。ついで、ＩＣチップを張り合わせた多孔質基
材を加熱圧縮し、導電性ペースト中の導電物質を緻密化
する。ついで、金属箔層に開口部内の導電性ペーストに
つながる所定の導体パターンおよびリード端子を形成す
る。
は、表面に離型フイルムを張り合わせ、裏面に金属箔層
を被着した被圧縮性を有する多孔質基材を予備圧縮す
る。ついで、予備圧縮した多孔質基材の所定の部位に金
属箔層に達する開口部を設ける。ついで、開口部に導電
性ペーストを充填する。ついで、開口部に導電性ペース
トを充填した多孔質基材を所定の寸法に切断した後離型
フィルムを剥離する。ついで、多孔質基材の離型フィル
ムを剥離した面にＩＣチップの電極パッド形成面を、開
口部とＩＣチップの電極パッドとを位置合わせして張り
合わせる。ついで、ＩＣチップを張り合わせた多孔質基
材を加熱圧縮し、導電性ペースト中の導電物質を緻密化
する。ついで、金属箔層に開口部内の導電性ペーストに
つながる所定の導体パターンおよびリード端子を形成す
る。
【００１０】
【作用】この発明によれば、層間絶縁層に、被圧縮性を
有し、例えば芳香族ポリアミド繊維と熱硬化性樹脂の複
合材からなる多孔質基材を使用することによって、多孔
質基材が加熱加圧されて導電性ペーストとともに圧縮さ
れ、ＩＣチップの電極パッドと金属箔層とをバンプレス
の状態で直接接続することが可能となる。また、層間絶
縁層上の金属箔層はその端部にリード端子を備えている
ので、リード端子を利用してＩＣのチップ状態での検査
が容易となる。さらにリード端子はＩＣチップの周囲に
配置してあるので、回路基板に実装した時の実装状態の
確認が正確に行える。
有し、例えば芳香族ポリアミド繊維と熱硬化性樹脂の複
合材からなる多孔質基材を使用することによって、多孔
質基材が加熱加圧されて導電性ペーストとともに圧縮さ
れ、ＩＣチップの電極パッドと金属箔層とをバンプレス
の状態で直接接続することが可能となる。また、層間絶
縁層上の金属箔層はその端部にリード端子を備えている
ので、リード端子を利用してＩＣのチップ状態での検査
が容易となる。さらにリード端子はＩＣチップの周囲に
配置してあるので、回路基板に実装した時の実装状態の
確認が正確に行える。
【００１１】
【実施例】以下、この発明の半導体装置の一実施例につ
いて、図面を参照しながら説明する。図１にこの発明の
半導体装置の一実施例の構造断面図を示す。この実施例
の半導体装置は、ＩＣチップ１、ＩＣチップの電極パッ
ド２、および層間絶縁層３、導電性ペースト４、ならび
に金属箔層５（図の場合は加工後の金属箔層、つまり所
定の導体パターンおよびリード端子を既に形成した金属
箔層を示す）および金属箔層５のリード端子５ａとから
なっている。
いて、図面を参照しながら説明する。図１にこの発明の
半導体装置の一実施例の構造断面図を示す。この実施例
の半導体装置は、ＩＣチップ１、ＩＣチップの電極パッ
ド２、および層間絶縁層３、導電性ペースト４、ならび
に金属箔層５（図の場合は加工後の金属箔層、つまり所
定の導体パターンおよびリード端子を既に形成した金属
箔層を示す）および金属箔層５のリード端子５ａとから
なっている。
【００１２】ＩＣチップ１は、シリコンウエハ上に回路
素子等を集積化し、チップ状に分割したもので、公知の
各種ＩＣチップの使用が可能である。また、ＩＣチップ
１上の電極パッド２は、微量のシリコンや銅を含むアル
ミ電極で構成してあるが、その表面にニッケル、銅、金
などの各種電極材料を設けても差し支えない。層間絶縁
層３は、被圧縮性を有する多孔質基材を圧縮してなりＩ
Ｃチップ１の電極パッド形成面に設けている。金属箔層
５は、層間絶縁層３のＩＣチップ被着面と反対側の面に
支持され所定の導体パターンを有するとともに端部に外
部接続のためのリード端子５ａを有する。導電ペースト
４は層間絶縁層３に埋設されＩＣチップ１の電極パッド
２と金属箔層５の所定の導体パターンとを接続する。
素子等を集積化し、チップ状に分割したもので、公知の
各種ＩＣチップの使用が可能である。また、ＩＣチップ
１上の電極パッド２は、微量のシリコンや銅を含むアル
ミ電極で構成してあるが、その表面にニッケル、銅、金
などの各種電極材料を設けても差し支えない。層間絶縁
層３は、被圧縮性を有する多孔質基材を圧縮してなりＩ
Ｃチップ１の電極パッド形成面に設けている。金属箔層
５は、層間絶縁層３のＩＣチップ被着面と反対側の面に
支持され所定の導体パターンを有するとともに端部に外
部接続のためのリード端子５ａを有する。導電ペースト
４は層間絶縁層３に埋設されＩＣチップ１の電極パッド
２と金属箔層５の所定の導体パターンとを接続する。
【００１３】この実施例の導電性ペースト４を用いた電
極間の接続では、多孔質基材の圧縮性を利用し、導電性
ペースト４中に含まれる金属粒子を緻密化して接続す
る。したがって、図１の層間絶縁層３としては、多孔質
で圧縮性に富む芳香族ポリアミド繊維と熱硬化性樹脂の
複合材が好ましい。導電性ペースト４はバインダとして
フェノール、エポキシなどの熱硬化性樹脂に金属粒子を
分散させたものを主に使用した。この時の導電性ペース
ト４に含まれる導電物質としては、金、銀、銀パラジウ
ム、銅およびこれらの合金の一種以上のものが使用でき
るが、導電物質の形状は球状であることが望ましい。
極間の接続では、多孔質基材の圧縮性を利用し、導電性
ペースト４中に含まれる金属粒子を緻密化して接続す
る。したがって、図１の層間絶縁層３としては、多孔質
で圧縮性に富む芳香族ポリアミド繊維と熱硬化性樹脂の
複合材が好ましい。導電性ペースト４はバインダとして
フェノール、エポキシなどの熱硬化性樹脂に金属粒子を
分散させたものを主に使用した。この時の導電性ペース
ト４に含まれる導電物質としては、金、銀、銀パラジウ
ム、銅およびこれらの合金の一種以上のものが使用でき
るが、導電物質の形状は球状であることが望ましい。
【００１４】すなわち、導電物質として球状の金属粒子
を使用することにより、導電性ペースト４に圧力が加え
られた時、金属粒子同士の接触部が塑性変形しやすいた
めに、金属粒子同士および金属粒子と金属箔とが強固に
結合し、接続時の抵抗を極めて低くすることができる。
このときの金属箔層５および金属箔層５のリード端子５
ａは銅箔が一般的である。
を使用することにより、導電性ペースト４に圧力が加え
られた時、金属粒子同士の接触部が塑性変形しやすいた
めに、金属粒子同士および金属粒子と金属箔とが強固に
結合し、接続時の抵抗を極めて低くすることができる。
このときの金属箔層５および金属箔層５のリード端子５
ａは銅箔が一般的である。
【００１５】以上のように構成した半導体装置は、回路
基板上に位置合わせして搭載し、半田リフロー等の手段
を用いてリード端子５ａを接続して使用するが、その内
容については一般的であるので省略する。つぎに、この
発明の半導体装置の製造方法の第１の実施例について、
図２（ａ）〜（ｆ）を参照しながら説明する。図２
（ａ）〜（ｆ）はこの発明の半導体装置の製造方法の第
１の実施例における半導体装置の製造工程を示す工程断
面図である。
基板上に位置合わせして搭載し、半田リフロー等の手段
を用いてリード端子５ａを接続して使用するが、その内
容については一般的であるので省略する。つぎに、この
発明の半導体装置の製造方法の第１の実施例について、
図２（ａ）〜（ｆ）を参照しながら説明する。図２
（ａ）〜（ｆ）はこの発明の半導体装置の製造方法の第
１の実施例における半導体装置の製造工程を示す工程断
面図である。
【００１６】まず図２（ａ）に示すように、両面にポリ
エステルなどの離型フィルム１１を備えた多孔質基材１
２を準備する。この多孔質基材１２としては、例えば芳
香族ポリアミド繊維に熱硬化性エポキシ樹脂を含浸させ
た内部に気泡を有する複合材からなる基材（以下、アラ
ミド・エポキシシートと称する）が用いられる。ここ
で、空孔１２ａのアラミド・エポキシシート１２に対す
る体積の比率は１０〜６０％である。このアラミド・エ
ポキシシート１２の厚さをｔ1 とする。
エステルなどの離型フィルム１１を備えた多孔質基材１
２を準備する。この多孔質基材１２としては、例えば芳
香族ポリアミド繊維に熱硬化性エポキシ樹脂を含浸させ
た内部に気泡を有する複合材からなる基材（以下、アラ
ミド・エポキシシートと称する）が用いられる。ここ
で、空孔１２ａのアラミド・エポキシシート１２に対す
る体積の比率は１０〜６０％である。このアラミド・エ
ポキシシート１２の厚さをｔ1 とする。
【００１７】つぎに、図２（ｂ）に示すように、アラミ
ド・エポキシシート１２を１００℃、２５kg/cm2で３分
間加熱加圧して予備圧縮を行う。このときのアラミド・
エポキシシート１２はその厚さがｔ2 に圧縮され、空孔
率が減少するとともに、空孔１２ａの形状も小さくな
る。この予備圧縮の目的は、離型フイルム１１とアラミ
ド・エポキシシート１２との密着性を向上させることに
より以降の工程において、アラミド・エポキシシート１
２とＩＣチップ１、および金属箔層５との界面に導電性
ペースト４が侵入するのを防止することと、導電性ペー
スト４中のバインダがアラミド・エポキシシート１２側
へ浸透する量を抑制することにある。
ド・エポキシシート１２を１００℃、２５kg/cm2で３分
間加熱加圧して予備圧縮を行う。このときのアラミド・
エポキシシート１２はその厚さがｔ2 に圧縮され、空孔
率が減少するとともに、空孔１２ａの形状も小さくな
る。この予備圧縮の目的は、離型フイルム１１とアラミ
ド・エポキシシート１２との密着性を向上させることに
より以降の工程において、アラミド・エポキシシート１
２とＩＣチップ１、および金属箔層５との界面に導電性
ペースト４が侵入するのを防止することと、導電性ペー
スト４中のバインダがアラミド・エポキシシート１２側
へ浸透する量を抑制することにある。
【００１８】つぎに、図２（ｃ）に示すように、アラミ
ド・エポキシシート１２の所定の箇所にレーザ加工法な
どを利用して貫通孔１３を形成する。つぎに、図２
（ｄ）に示すように、貫通孔１３に導電性ペースト４を
充填する。導電性ペースト４を充填する方法としては、
貫通孔１３を有するアラミド・エポキシシート１２を印
刷機（図示せず）のテーブル上に設置し、直接導電性ペ
ースト４を離型フィルム１１の上から印刷する。このと
き、上面の離型フィルム１１は印刷マスクの役割と、ア
ラミド・エポキシシート１２の表面の汚染防止の役割を
果たしている。
ド・エポキシシート１２の所定の箇所にレーザ加工法な
どを利用して貫通孔１３を形成する。つぎに、図２
（ｄ）に示すように、貫通孔１３に導電性ペースト４を
充填する。導電性ペースト４を充填する方法としては、
貫通孔１３を有するアラミド・エポキシシート１２を印
刷機（図示せず）のテーブル上に設置し、直接導電性ペ
ースト４を離型フィルム１１の上から印刷する。このと
き、上面の離型フィルム１１は印刷マスクの役割と、ア
ラミド・エポキシシート１２の表面の汚染防止の役割を
果たしている。
【００１９】つぎに、アラミド・エポキシシート１２を
レーザ加工により所定の寸法に切断した後、アラミド・
エポキシシート１２の両面から離型フィルム１１を剥離
し、図２（ｅ）に示すようにアラミド・エポキシシート
１２の片側の面にＩＣチップ１の電極パッド形成面を、
電極パッド２と貫通孔１３とを位置合わせして張り付け
るとともに、もう一方の面に金属箔層５を位置合わせし
て張り付ける。この状態で加熱加圧することにより、図
２（ｆ）に示すように、アラミド・エポキシシート１２
が圧縮されるとともにアラミド・エポキシシート１２と
ＩＣチップ１および金属箔層５とが接着され、同時に導
電性ペースト４を介してＩＣチップ１の電極パッド２と
金属箔層５とが電気的に接続される。
レーザ加工により所定の寸法に切断した後、アラミド・
エポキシシート１２の両面から離型フィルム１１を剥離
し、図２（ｅ）に示すようにアラミド・エポキシシート
１２の片側の面にＩＣチップ１の電極パッド形成面を、
電極パッド２と貫通孔１３とを位置合わせして張り付け
るとともに、もう一方の面に金属箔層５を位置合わせし
て張り付ける。この状態で加熱加圧することにより、図
２（ｆ）に示すように、アラミド・エポキシシート１２
が圧縮されるとともにアラミド・エポキシシート１２と
ＩＣチップ１および金属箔層５とが接着され、同時に導
電性ペースト４を介してＩＣチップ１の電極パッド２と
金属箔層５とが電気的に接続される。
【００２０】ここで、加熱加圧の条件は、真空中で６０
ｋｇ／ｃｍ2 の圧力を加えながら室温から３０分で２０
０℃まで昇温し、２００℃で６０分保ち、その後３０分
で室温まで降温する。この工程において導電性ペースト
４も圧縮されるが、そのときに導電物質間からバインダ
成分が押し出され、導電物質同士および導電物質と金属
箔間の結合が強固になるとともに、アラミド・エポキシ
シート１２の厚さはｔ 3 に圧縮され、アラミド・エポキ
シシート１２の一構成成分であるエポキシ樹脂および導
電性ペースト４が硬化する。最後に、金属箔層５をエッ
チング加工すると、図１に示した導電性ペースト４につ
ながる所定の導体パターンおよびリード端子５ａが得ら
れる。
ｋｇ／ｃｍ2 の圧力を加えながら室温から３０分で２０
０℃まで昇温し、２００℃で６０分保ち、その後３０分
で室温まで降温する。この工程において導電性ペースト
４も圧縮されるが、そのときに導電物質間からバインダ
成分が押し出され、導電物質同士および導電物質と金属
箔間の結合が強固になるとともに、アラミド・エポキシ
シート１２の厚さはｔ 3 に圧縮され、アラミド・エポキ
シシート１２の一構成成分であるエポキシ樹脂および導
電性ペースト４が硬化する。最後に、金属箔層５をエッ
チング加工すると、図１に示した導電性ペースト４につ
ながる所定の導体パターンおよびリード端子５ａが得ら
れる。
【００２１】この実施例をさらに詳しく説明すると、ア
ラミド・エポキシシート１２として厚さｔ1 が１５０〜
２２０μｍ、空孔率が１０〜６０％のアラミド・エポキ
シシートを用いた場合、図２（ｂ）に示す加熱加圧によ
る予備圧縮工程の後の厚さ、すなわちｔ2 は１００〜１
５０μｍ、空孔率は１０〜３０％となり、空孔１２ａの
形状も小さくなっている。さらに、図２（ｆ）に示す圧
縮工程の後の厚さ、すなわちｔ3 は９０〜１００μｍ、
空孔率は０〜５％となり、空孔１２ａの形状もさらに小
さくなっている。
ラミド・エポキシシート１２として厚さｔ1 が１５０〜
２２０μｍ、空孔率が１０〜６０％のアラミド・エポキ
シシートを用いた場合、図２（ｂ）に示す加熱加圧によ
る予備圧縮工程の後の厚さ、すなわちｔ2 は１００〜１
５０μｍ、空孔率は１０〜３０％となり、空孔１２ａの
形状も小さくなっている。さらに、図２（ｆ）に示す圧
縮工程の後の厚さ、すなわちｔ3 は９０〜１００μｍ、
空孔率は０〜５％となり、空孔１２ａの形状もさらに小
さくなっている。
【００２２】つぎに、この発明の半導体装置の製造方法
の第２の実施例について、図３（ａ）〜（ｆ）を参照し
ながら説明する。図３（ａ）〜（ｆ）はこの発明の半導
体装置の製造方法の第２の実施例における半導体装置の
製造工程を示す工程断面図である。まず、図３（ａ）に
示すように、表面に離型フィルム１１、裏面に金属箔層
４を張り付けた厚さｔ4 のアラミド・エポキシシート１
２を準備する。このアラミド・エポキシシート１２とし
ては、半導体装置の製造方法の第１の実施例と同様に、
内部に空孔１２ａを有するアラミド・エポキシシートが
用いられる。
の第２の実施例について、図３（ａ）〜（ｆ）を参照し
ながら説明する。図３（ａ）〜（ｆ）はこの発明の半導
体装置の製造方法の第２の実施例における半導体装置の
製造工程を示す工程断面図である。まず、図３（ａ）に
示すように、表面に離型フィルム１１、裏面に金属箔層
４を張り付けた厚さｔ4 のアラミド・エポキシシート１
２を準備する。このアラミド・エポキシシート１２とし
ては、半導体装置の製造方法の第１の実施例と同様に、
内部に空孔１２ａを有するアラミド・エポキシシートが
用いられる。
【００２３】つぎに、図３（ｂ）に示すように、アラミ
ド・エポキシシート１２を１００℃、２５ｋｇ／ｃｍ2
で３分間加熱加圧して予備圧縮を行う。このときのアラ
ミド・エポキシシート１２はその厚さがｔ5 に圧縮さ
れ、空孔率が減少するとともに、空孔１２ａの形状も小
さくなる。この予備圧縮の目的は、離型フィルム１１と
アラミド・エポキシシート１２との密着性を向上させる
ことにより以降の工程において、アラミド・エポキシシ
ート１２とＩＣチップ１および金属箔層５との界面に導
電性ペースト４が侵入するのを防止することと、導電性
ペースト４中のバインダがアラミド・エポキシシート１
２側へ浸透する量を抑制することにある。
ド・エポキシシート１２を１００℃、２５ｋｇ／ｃｍ2
で３分間加熱加圧して予備圧縮を行う。このときのアラ
ミド・エポキシシート１２はその厚さがｔ5 に圧縮さ
れ、空孔率が減少するとともに、空孔１２ａの形状も小
さくなる。この予備圧縮の目的は、離型フィルム１１と
アラミド・エポキシシート１２との密着性を向上させる
ことにより以降の工程において、アラミド・エポキシシ
ート１２とＩＣチップ１および金属箔層５との界面に導
電性ペースト４が侵入するのを防止することと、導電性
ペースト４中のバインダがアラミド・エポキシシート１
２側へ浸透する量を抑制することにある。
【００２４】つぎに、図３（ｃ）に示すように、アラミ
ド・エポキシシート１２の所定の箇所にレーザ加工法な
どを利用して金属箔層４に達する開口部１４を形成す
る。つぎに、図３（ｄ）に示すように、開口部１４に導
電性ペースト４を充填する。導電性ペースト４を充填す
る方法としては、開口部１４を有するアラミド・エポキ
シシート１２を印刷機（図示せず）のテーブル上に設置
し、直接導電性ペースト４を離型フィルム１１の上から
印刷する。このとき、上面の離型フィルム１１は印刷マ
スクの役割と、アラミド・エポキシシート１２の表面の
汚染防止の役割を果たしている。つぎに、アラミド・エ
ポキシシート１２をレーザ加工して所定の寸法に切断し
た後、アラミド・エポキシシート１２の上面から離型フ
イルム１１を剥離する。
ド・エポキシシート１２の所定の箇所にレーザ加工法な
どを利用して金属箔層４に達する開口部１４を形成す
る。つぎに、図３（ｄ）に示すように、開口部１４に導
電性ペースト４を充填する。導電性ペースト４を充填す
る方法としては、開口部１４を有するアラミド・エポキ
シシート１２を印刷機（図示せず）のテーブル上に設置
し、直接導電性ペースト４を離型フィルム１１の上から
印刷する。このとき、上面の離型フィルム１１は印刷マ
スクの役割と、アラミド・エポキシシート１２の表面の
汚染防止の役割を果たしている。つぎに、アラミド・エ
ポキシシート１２をレーザ加工して所定の寸法に切断し
た後、アラミド・エポキシシート１２の上面から離型フ
イルム１１を剥離する。
【００２５】ついで、図３（ｅ）に示すように、アラミ
ド・エポキシシート１２の上面にＩＣチップ１の電極パ
ッド２を位置合わせして張り付ける。この状態で加熱加
圧することにより、図３（ｆ）に示すように、アラミド
・エポキシシート１２が圧縮されるとともにアラミド・
エポキシシート１２の上面にはＩＣチップ１が、下面に
は金属箔がそれぞれ接着される。この工程において、導
電性ペースト４も圧縮されるが、そのときに導電物質間
からバインダ成分が押し出され、導電物質同士および導
電物質と金属箔間の結合が強固になるとともに、アラミ
ド・エポキシシート１２の厚さはｔ6 に圧縮され、アラ
ミド・エポキシシート１２の一構成成分であるエポキシ
樹脂および導電性ペースト４が硬化する。最後に金属箔
層５をエッチング加工して図１に示した導電ペースト４
につながる導体パターンならびにリード端子５ａが得ら
れる。
ド・エポキシシート１２の上面にＩＣチップ１の電極パ
ッド２を位置合わせして張り付ける。この状態で加熱加
圧することにより、図３（ｆ）に示すように、アラミド
・エポキシシート１２が圧縮されるとともにアラミド・
エポキシシート１２の上面にはＩＣチップ１が、下面に
は金属箔がそれぞれ接着される。この工程において、導
電性ペースト４も圧縮されるが、そのときに導電物質間
からバインダ成分が押し出され、導電物質同士および導
電物質と金属箔間の結合が強固になるとともに、アラミ
ド・エポキシシート１２の厚さはｔ6 に圧縮され、アラ
ミド・エポキシシート１２の一構成成分であるエポキシ
樹脂および導電性ペースト４が硬化する。最後に金属箔
層５をエッチング加工して図１に示した導電ペースト４
につながる導体パターンならびにリード端子５ａが得ら
れる。
【００２６】この実施例をさらに詳しく説明すると、ア
ラミド・エポキシシート１２として厚さｔ4 が１５０〜
２２０μｍ、空孔率が１０〜６０％のアラミド・エポキ
シシートを用いた場合、図２（ｂ）に示す加熱加圧によ
る予備圧縮工程の後の厚さ、すなわちｔ5 は１００〜１
５０μｍ、空孔率は１０〜３０％となり、空孔１２ａの
形状も小さくなっている。さらに、図２（ｆ）に示す圧
縮工程の後の厚さ、すなわちｔ6 は９０〜１００μｍ、
空孔率は０〜５％となり、空孔１２ａの形状もさらに小
さくなっている。
ラミド・エポキシシート１２として厚さｔ4 が１５０〜
２２０μｍ、空孔率が１０〜６０％のアラミド・エポキ
シシートを用いた場合、図２（ｂ）に示す加熱加圧によ
る予備圧縮工程の後の厚さ、すなわちｔ5 は１００〜１
５０μｍ、空孔率は１０〜３０％となり、空孔１２ａの
形状も小さくなっている。さらに、図２（ｆ）に示す圧
縮工程の後の厚さ、すなわちｔ6 は９０〜１００μｍ、
空孔率は０〜５％となり、空孔１２ａの形状もさらに小
さくなっている。
【００２７】以上説明した半導体装置の製造方法の第１
および第２の実施例において使用する導電性ペースト４
に含有される導電物質としては、金、銀、銀パラジウ
ム、銅およびこれらの合金の一種以上のものが使用でき
る。また、導電物質の形状は球状であることが望まし
い。すなわち、導電物質として球状の金属粒子を使用す
ることにより、導電性ペースト４に圧力が加えられたと
き、金属粒子同士の接触部が塑性変形しやすいために金
属粒子同士および金属粒子と金属箔とが強固に結合し、
電気的接続を安定することができる。
および第２の実施例において使用する導電性ペースト４
に含有される導電物質としては、金、銀、銀パラジウ
ム、銅およびこれらの合金の一種以上のものが使用でき
る。また、導電物質の形状は球状であることが望まし
い。すなわち、導電物質として球状の金属粒子を使用す
ることにより、導電性ペースト４に圧力が加えられたと
き、金属粒子同士の接触部が塑性変形しやすいために金
属粒子同士および金属粒子と金属箔とが強固に結合し、
電気的接続を安定することができる。
【００２８】つぎに、半導体装置の製造方法の第１およ
び第２の実施例において、特に重要な意味を持つ、加熱
加圧による多孔質基材の圧縮について説明する。圧縮率
は加熱加圧前の多孔質基材の厚さをＴ、加熱加圧後のア
ラミド・エポキシシート１２の厚さをｔとして式（１）
で表される。 圧縮率＝（Ｔ−ｔ）／Ｔ ・・・（１） 図４は多孔質基材を圧縮するプレス圧力と圧縮率および
厚さの関係を示す図である。さらに詳しく説明すると、
多孔質基材として厚さ２００μｍ、空孔率４０％のアラ
ミド・エポキシシートを使用し、１００℃、２０ｋｇ／
ｃｍ2 で３分間加圧したときのプレス圧力と圧縮率およ
び厚さとの関係を示したものである。
び第２の実施例において、特に重要な意味を持つ、加熱
加圧による多孔質基材の圧縮について説明する。圧縮率
は加熱加圧前の多孔質基材の厚さをＴ、加熱加圧後のア
ラミド・エポキシシート１２の厚さをｔとして式（１）
で表される。 圧縮率＝（Ｔ−ｔ）／Ｔ ・・・（１） 図４は多孔質基材を圧縮するプレス圧力と圧縮率および
厚さの関係を示す図である。さらに詳しく説明すると、
多孔質基材として厚さ２００μｍ、空孔率４０％のアラ
ミド・エポキシシートを使用し、１００℃、２０ｋｇ／
ｃｍ2 で３分間加圧したときのプレス圧力と圧縮率およ
び厚さとの関係を示したものである。
【００２９】図４に示すように、プレス圧力の増大とと
もに多孔質基材の厚さは減少するが、プレス圧力が圧縮
率の転移点Ｐを越えると厚さの変化は小さくなる。圧縮
率はこの厚さの変化を式（１）に代入して求めたもので
ある。したがって、図３の実施例における図３（ｂ）の
工程で行う予備圧縮は図４に示す圧縮率の転移点Ｐに達
するまでの領域で行い、図３（ｆ）の工程および図２
（ｅ）の工程で行う圧縮は圧縮率はの転移点Ｐ以降の領
域で行うことが望ましい。
もに多孔質基材の厚さは減少するが、プレス圧力が圧縮
率の転移点Ｐを越えると厚さの変化は小さくなる。圧縮
率はこの厚さの変化を式（１）に代入して求めたもので
ある。したがって、図３の実施例における図３（ｂ）の
工程で行う予備圧縮は図４に示す圧縮率の転移点Ｐに達
するまでの領域で行い、図３（ｆ）の工程および図２
（ｅ）の工程で行う圧縮は圧縮率はの転移点Ｐ以降の領
域で行うことが望ましい。
【００３０】図５は圧縮率と貫通孔に充填された導電性
ペーストの抵抗値との関係を示す図であり、縦軸は貫通
孔１個あたりの抵抗値を示している。図５の測定に使用
した試料はつぎのようにして作成した。まず多孔質基材
として厚さ２００μｍのアラミド・エポキシシートを使
用し、１００℃、２５ｋｇ／ｃｍ2 で３分間予備圧縮を
行った後、レーザ加工法を用いて直径０．２ｍｍの貫通
孔を形成した。
ペーストの抵抗値との関係を示す図であり、縦軸は貫通
孔１個あたりの抵抗値を示している。図５の測定に使用
した試料はつぎのようにして作成した。まず多孔質基材
として厚さ２００μｍのアラミド・エポキシシートを使
用し、１００℃、２５ｋｇ／ｃｍ2 で３分間予備圧縮を
行った後、レーザ加工法を用いて直径０．２ｍｍの貫通
孔を形成した。
【００３１】つぎに、この貫通孔に、金属粒子として銀
パウダーをバインダとしての無溶剤型のエポキシ樹脂に
分散させた導電性ペーストを充填した後、アラミド・エ
ポキシシートの一方の面にＩＣチップの電極パッドを、
もう一方の面に金属箔を張り合わせ、真空中で６０ｋｇ
／ｃｍ2 の圧力を加えながら室温から３０分で２００℃
まで昇温し、２００℃で６０分間保ち、その後３０分で
室温まで降温した。つぎに片面の銅箔をエッチングして
５００個の貫通孔が直列に接続された回路パターンを形
成した。この回路パターンの総抵抗値を測定し、貫通孔
１個当たりの抵抗値を算出した。
パウダーをバインダとしての無溶剤型のエポキシ樹脂に
分散させた導電性ペーストを充填した後、アラミド・エ
ポキシシートの一方の面にＩＣチップの電極パッドを、
もう一方の面に金属箔を張り合わせ、真空中で６０ｋｇ
／ｃｍ2 の圧力を加えながら室温から３０分で２００℃
まで昇温し、２００℃で６０分間保ち、その後３０分で
室温まで降温した。つぎに片面の銅箔をエッチングして
５００個の貫通孔が直列に接続された回路パターンを形
成した。この回路パターンの総抵抗値を測定し、貫通孔
１個当たりの抵抗値を算出した。
【００３２】図５に示すように、抵抗値は圧縮率の増加
とともに急激に減少し、その圧縮率が抵抗値の転移点Ｒ
を越えると抵抗値の変化は小さくなり、安定した電気的
接続が得られた。
とともに急激に減少し、その圧縮率が抵抗値の転移点Ｒ
を越えると抵抗値の変化は小さくなり、安定した電気的
接続が得られた。
【００３３】
【発明の効果】この発明によれば、層間絶縁層として、
被圧縮性を有し芳香族ポリアミド繊維と熱硬化性樹脂か
らなる多孔質基材を使用することによって、多孔質基材
が加熱加圧されて導電性ペーストとともに圧縮されてＩ
Ｃチップのパッドと金属箔層とをバンプを介さずに直接
接続することが可能となる。また、層間絶縁層上の金属
箔層はその端部にフィンガ状のリード端子を備えている
ので、リード端子を利用してＩＣチップの検査、ならび
に回路基板実装時のリード端子部の接続状態の確認を正
確に行うことができる。
被圧縮性を有し芳香族ポリアミド繊維と熱硬化性樹脂か
らなる多孔質基材を使用することによって、多孔質基材
が加熱加圧されて導電性ペーストとともに圧縮されてＩ
Ｃチップのパッドと金属箔層とをバンプを介さずに直接
接続することが可能となる。また、層間絶縁層上の金属
箔層はその端部にフィンガ状のリード端子を備えている
ので、リード端子を利用してＩＣチップの検査、ならび
に回路基板実装時のリード端子部の接続状態の確認を正
確に行うことができる。
【図１】この発明の半導体装置の一実施例の断面図であ
る。
る。
【図２】（ａ）〜（ｆ）はこの発明の半導体装置の製造
方法の第１の実施例を示す工程断面図である。
方法の第１の実施例を示す工程断面図である。
【図３】（ａ）〜（ｆ）はこの発明の半導体装置の製造
方法の第２の実施例を示す工程断面図である。
方法の第２の実施例を示す工程断面図である。
【図４】多孔質基材を圧縮するプレス圧力と圧縮率およ
び厚さの関係を示す特性図である。である。
び厚さの関係を示す特性図である。である。
【図５】圧縮率と貫通孔に充填された導電性ペーストの
抵抗値との関係を示す特性図である。
抵抗値との関係を示す特性図である。
【図６】従来のフリップチップ法を示す半導体装置の断
面図である。
面図である。
【図７】従来のテープキァリア法を示す半導体装置の断
面図である。
面図である。
１ ＩＣチップ ２ ＩＣチップの電極パッド ３ 層間絶縁層 ４ 導電性ペースト ５ 金属箔層 ５ａ 金属箔層のリード端子 １１ 離型フイルム １２ アラミド・エポキシシート（多孔質基材） １２ａ 空孔 １３ 貫通孔 １４ 開口部
Claims (7)
- 【請求項１】 ＩＣチップと、被圧縮性を有する多孔質
基材を圧縮してなり前記ＩＣチップの電極パッド形成面
に設けた層間絶縁層と、この層間絶縁層の前記ＩＣチッ
プ被着面と反対側の面に支持され所定の導体パターンを
有するとともに端部に外部接続のためのリード端子を有
する金属箔層と、前記層間絶縁層に埋設され前記ＩＣチ
ップの電極パッドと前記金属箔層の所定の導体パターン
とを接続する導電性ペーストとを備えた半導体装置。 - 【請求項２】 多孔質基材が芳香族ポリアミド繊維と熱
硬化性樹脂との複合材である請求項１記載の半導体装
置。 - 【請求項３】 導電性ペースト中に含まれる導電物質
が、銀、金、銅、銀パラジウム、およびこれらの合金の
内の一種以上からなる請求項１記載の半導体装置。 - 【請求項４】 両面に離型フィルムを張り合わせた被圧
縮性を有する多孔質基材を予備圧縮する工程と、 前記予備圧縮した多孔質基材の所定の部位に貫通孔を設
ける工程と、 前記貫通孔に導電性ペーストを充填する工程と、 前記貫通孔に前記導電性ペーストを充填した前記多孔質
基材を所定の寸法に切断した後前記離型フィルムを剥離
する工程と、 前記多孔質基材の前記離型フィルムを剥離した一方の面
にＩＣチップの電極パッド形成面を、前記貫通孔と前記
ＩＣチップの電極パッドとを位置合わせして張り合わせ
るとともに、前記多孔質基材の前記離型フィルムを剥離
した他方の面に金属箔層を張り合わせる工程と、 前記ＩＣチップおよび前記金属箔層を張り合わせた前記
多孔質基材を加熱圧縮し、前記導電性ペースト中の導電
物質を緻密化する工程と、 前記金属箔層に前記貫通孔内の導電性ペーストにつなが
る所定の導体パターンおよびリード端子を形成する工程
とを含む半導体装置の製造方法。 - 【請求項５】 表面に離型フイルムを張り合わせ、裏面
に金属箔層を被着した被圧縮性を有する多孔質基材を予
備圧縮する工程と、 前記予備圧縮した多孔質基材の所定の部位に金属箔層に
達する開口部を設ける工程と、 前記開口部に導電性ペーストを充填する工程と、 前記開口部に前記導電性ペーストを充填した前記多孔質
基材を所定の寸法に切断した後前記離型フィルムを剥離
する工程と、 前記多孔質基材の前記離型フィルムを剥離した面にＩＣ
チップの電極パッド形成面を、前記開口部と前記ＩＣチ
ップの電極パッドとを位置合わせして張り合わせる工程
と、 前記ＩＣチップを張り合わせた前記多孔質基材を加熱圧
縮し、前記導電性ペースト中の導電物質を緻密化する工
程と、 前記金属箔層に前記開口部内の導電性ペーストにつなが
る所定の導体パターンおよびリード端子を形成する工程
とを含む半導体装置の製造方法。 - 【請求項６】 多孔質基材が芳香族ポリアミド繊維と熱
硬化性樹脂との複合材である請求項４または請求項５記
載の半導体装置の製造方法。 - 【請求項７】 導電性ペースト中の導電物質が、銀、
金、銅、銀パラジウムおよびこれらの合金の内の一種以
上からなる請求項４または請求項５記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5225398A JPH0786331A (ja) | 1993-09-10 | 1993-09-10 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5225398A JPH0786331A (ja) | 1993-09-10 | 1993-09-10 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786331A true JPH0786331A (ja) | 1995-03-31 |
Family
ID=16828741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5225398A Pending JPH0786331A (ja) | 1993-09-10 | 1993-09-10 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786331A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7247508B2 (en) | 2001-04-25 | 2007-07-24 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device with intermediate connector |
| JP2008066685A (ja) * | 2005-10-17 | 2008-03-21 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
| JP2010258284A (ja) * | 2009-04-27 | 2010-11-11 | Panasonic Corp | 電子部品の実装方法および実装構造体 |
-
1993
- 1993-09-10 JP JP5225398A patent/JPH0786331A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7247508B2 (en) | 2001-04-25 | 2007-07-24 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device with intermediate connector |
| JP2008066685A (ja) * | 2005-10-17 | 2008-03-21 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
| JP2010258284A (ja) * | 2009-04-27 | 2010-11-11 | Panasonic Corp | 電子部品の実装方法および実装構造体 |
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