JPH0785496B2 - セラミツク配線基板の製造法 - Google Patents
セラミツク配線基板の製造法Info
- Publication number
- JPH0785496B2 JPH0785496B2 JP12525386A JP12525386A JPH0785496B2 JP H0785496 B2 JPH0785496 B2 JP H0785496B2 JP 12525386 A JP12525386 A JP 12525386A JP 12525386 A JP12525386 A JP 12525386A JP H0785496 B2 JPH0785496 B2 JP H0785496B2
- Authority
- JP
- Japan
- Prior art keywords
- metal layer
- ceramic body
- wiring board
- ceramic
- wall
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000919 ceramic Substances 0.000 title claims description 66
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 229910052751 metal Inorganic materials 0.000 claims description 44
- 239000002184 metal Substances 0.000 claims description 44
- 238000000034 method Methods 0.000 claims description 15
- 238000007747 plating Methods 0.000 claims description 9
- 238000004080 punching Methods 0.000 claims description 8
- 238000005520 cutting process Methods 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 238000010304 firing Methods 0.000 claims description 2
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 20
- 239000004065 semiconductor Substances 0.000 description 9
- 238000005219 brazing Methods 0.000 description 5
- 239000010931 gold Substances 0.000 description 5
- 239000002904 solvent Substances 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 239000000843 powder Substances 0.000 description 3
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical compound [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910010293 ceramic material Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 238000007606 doctor blade method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000012777 electrically insulating material Substances 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 239000003792 electrolyte Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4867—Applying pastes or inks, e.g. screen printing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0097—Processing two or more printed circuits simultaneously, e.g. made from a common substrate, or temporarily stacked circuit boards
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/403—Edge contacts; Windows or holes in the substrate having plural connections on the walls thereof
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
- H05K3/4053—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques
- H05K3/4061—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques for via connections in inorganic insulating substrates
Landscapes
- Engineering & Computer Science (AREA)
- Ceramic Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Structure Of Printed Boards (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路素子(IC)を収納するセラミッ
クパッケージ等に用いられるセラミック配線基板の製造
法に関し、より詳細には広面積の生セラミック体を出発
材料として小面積のセラミック配線基板を可能な限り多
数個集約的に、かつ生産性良く得る方法に関するもので
ある。
クパッケージ等に用いられるセラミック配線基板の製造
法に関し、より詳細には広面積の生セラミック体を出発
材料として小面積のセラミック配線基板を可能な限り多
数個集約的に、かつ生産性良く得る方法に関するもので
ある。
従来、半導体素子、特に半導体集積回路素子を収納する
ためのセラミックパッケージは第3図に示すように、ア
ルミナセラミック等の電気絶縁材料から成り、その略中
央部に半導体素子を取着するためのキャビティA及び該
キャビティA周辺より側面を介し底面にまで導出された
タングステン(W)、モリブデン(Mo)等の金属粉末か
ら成る金属層12を有するセラミック配線基板11と蓋体13
とから構成されており、その内部に半導体素子14が収納
され、気密封止されて半導体装置となる。
ためのセラミックパッケージは第3図に示すように、ア
ルミナセラミック等の電気絶縁材料から成り、その略中
央部に半導体素子を取着するためのキャビティA及び該
キャビティA周辺より側面を介し底面にまで導出された
タングステン(W)、モリブデン(Mo)等の金属粉末か
ら成る金属層12を有するセラミック配線基板11と蓋体13
とから構成されており、その内部に半導体素子14が収納
され、気密封止されて半導体装置となる。
尚、前記セラミックパッケージは金属層12を外部配線基
板にロウ付けする際、そのロウ付け強度を上げるため
に、また金属層12が酸化腐食するのを防止するために、
該金属層12の露出面にはロウ材と接合性が良く、耐蝕性
に優れた金(Au)等のメッキ層15が層着されている。
板にロウ付けする際、そのロウ付け強度を上げるため
に、また金属層12が酸化腐食するのを防止するために、
該金属層12の露出面にはロウ材と接合性が良く、耐蝕性
に優れた金(Au)等のメッキ層15が層着されている。
かかる従来のセラミックパッケージはその配線基板11が
通常、以下に述べる方法によって製作される。
通常、以下に述べる方法によって製作される。
即ち、第4図に示すように、まず貫通孔24によって複数
の区画に区分された3枚の広面積の未焼成セラミックシ
ート(グリーンシート)21、22、23を準備し、それぞれ
のシート21、22、23の表面及び貫通孔24内壁全面に金属
ペースト25を印刷塗布する。次にこれらシート21、22、
23を積層し、生セラミック体26を得るとともに高温で焼
成し、焼成セラミック体及び金属層12を形成する。そし
て最後に金属層12の露出面にメッキによりメッキ層15を
層着させるとともに貫通孔24の配線による区分線に沿っ
て切断分離し、これによって多数個のセラミック配線基
板11が一度に製作される。
の区画に区分された3枚の広面積の未焼成セラミックシ
ート(グリーンシート)21、22、23を準備し、それぞれ
のシート21、22、23の表面及び貫通孔24内壁全面に金属
ペースト25を印刷塗布する。次にこれらシート21、22、
23を積層し、生セラミック体26を得るとともに高温で焼
成し、焼成セラミック体及び金属層12を形成する。そし
て最後に金属層12の露出面にメッキによりメッキ層15を
層着させるとともに貫通孔24の配線による区分線に沿っ
て切断分離し、これによって多数個のセラミック配線基
板11が一度に製作される。
しかし乍ら、この従来のセラミック配線基板の製造法に
よれば、広面積の焼成セラミック体を貫通孔の配列によ
る区分線に沿って切断分離し、小面積の個々のセラミッ
ク配線基板を得た場合、第5図に示すように貫通孔内壁
に形成された金属層12が切断分離され、その切断分離面
で露出することとなり、そのためこの露出部に大気中に
含まれる水分が付着すると、該水分が金属層12及びメッ
キ層15に接触して電解質として働き金属層12とメッキ層
15との間に両金属のエネルギー準位の相違から電流が流
れる電池作用を生じてエネルギー準位が低い金属層12が
徐々に溶出し、ついには金属層12が断線してしまうとい
う欠点を有していた。
よれば、広面積の焼成セラミック体を貫通孔の配列によ
る区分線に沿って切断分離し、小面積の個々のセラミッ
ク配線基板を得た場合、第5図に示すように貫通孔内壁
に形成された金属層12が切断分離され、その切断分離面
で露出することとなり、そのためこの露出部に大気中に
含まれる水分が付着すると、該水分が金属層12及びメッ
キ層15に接触して電解質として働き金属層12とメッキ層
15との間に両金属のエネルギー準位の相違から電流が流
れる電池作用を生じてエネルギー準位が低い金属層12が
徐々に溶出し、ついには金属層12が断線してしまうとい
う欠点を有していた。
本発明は上記欠点に鑑み案出されたもので、その目的は
広面積の焼成セラミック体を貫通孔の配列による区分線
に沿って切断分離し、小面積の個々のセラミック配線基
板を得る際、貫通孔内壁に形成された金属層が切断分離
されて露出するのを皆無となし、金属層が大気中に含ま
れる水分の付着により生じる電池作用によって溶出、断
線するのを有効に防止することができるセラミック配線
基板の製造法を提供することにある。
広面積の焼成セラミック体を貫通孔の配列による区分線
に沿って切断分離し、小面積の個々のセラミック配線基
板を得る際、貫通孔内壁に形成された金属層が切断分離
されて露出するのを皆無となし、金属層が大気中に含ま
れる水分の付着により生じる電池作用によって溶出、断
線するのを有効に防止することができるセラミック配線
基板の製造法を提供することにある。
本発明のセラミック配線基板の製造方法は、広面積の生
セラミック体に、該生セラミック体を複数の区画に区分
する如く多数の貫通孔を配列形成する工程と、 前記生セラミック体の少なくとも貫通孔内壁に金属ペー
ストを塗布する工程と、 前記貫通孔内壁に、該貫通孔の配列による区分線に沿っ
て打ち抜き凹部を形成し、貫通孔内壁に塗布した金属ペ
ーストのうち区分線上のものを除去する工程と、 前記金属ペーストが塗布された生セラミック体を焼成
し、金属層を有する焼成セラミック体を得るとともに金
属層の露出面にメッキ層を層着させる工程と、 前記焼成セラミック体を区分線に沿って切断し、各配線
基板毎に分離する工程 とより成ることを特徴とするものである。
セラミック体に、該生セラミック体を複数の区画に区分
する如く多数の貫通孔を配列形成する工程と、 前記生セラミック体の少なくとも貫通孔内壁に金属ペー
ストを塗布する工程と、 前記貫通孔内壁に、該貫通孔の配列による区分線に沿っ
て打ち抜き凹部を形成し、貫通孔内壁に塗布した金属ペ
ーストのうち区分線上のものを除去する工程と、 前記金属ペーストが塗布された生セラミック体を焼成
し、金属層を有する焼成セラミック体を得るとともに金
属層の露出面にメッキ層を層着させる工程と、 前記焼成セラミック体を区分線に沿って切断し、各配線
基板毎に分離する工程 とより成ることを特徴とするものである。
次に本発明のセラミック配線基板の製造法を第1図及び
第2図に示す実施例に基づき詳細に説明する。
第2図に示す実施例に基づき詳細に説明する。
第1図(a)は本発明のセラミック配線基板の製造法を
セラミックパッケージに使用されるセラミック配線基板
に適用した場合の例を示す分解斜視図であり、全体とし
て1で示す生セラミック体は第1、第2及び第3の3枚
の未焼成セラミックシート1a、1b、1cから構成されてい
る。
セラミックパッケージに使用されるセラミック配線基板
に適用した場合の例を示す分解斜視図であり、全体とし
て1で示す生セラミック体は第1、第2及び第3の3枚
の未焼成セラミックシート1a、1b、1cから構成されてい
る。
前記未焼成セラミックシート1a、1b、1cはアルミナ(Al
2O3)、シリカ(SiO2)等のセラミック原料粉末に適当
な溶剤、溶媒を添加混合して泥漿物を作り、これを従来
周知のドクターブレード法等によりシート状と成すこと
によって形成される。
2O3)、シリカ(SiO2)等のセラミック原料粉末に適当
な溶剤、溶媒を添加混合して泥漿物を作り、これを従来
周知のドクターブレード法等によりシート状と成すこと
によって形成される。
前記各未焼成セラミックシート1a、1b、1cには、該シー
ト1a、1b、1cを複数の区画に区分する如く多数の貫通孔
2a、2b、2cが配列形成されており、貫通孔2a、2b、2cは
従来周知の打抜き加工法によって形成される。この貫通
孔2a、2b、2cは広面積の未焼成セラミックシート1a、1
b、1cを所望するセラミック配線基板に対応した形状の
複数の区画に区分するとともに後述するリード用金属層
を引き廻す際の通路として使用される。
ト1a、1b、1cを複数の区画に区分する如く多数の貫通孔
2a、2b、2cが配列形成されており、貫通孔2a、2b、2cは
従来周知の打抜き加工法によって形成される。この貫通
孔2a、2b、2cは広面積の未焼成セラミックシート1a、1
b、1cを所望するセラミック配線基板に対応した形状の
複数の区画に区分するとともに後述するリード用金属層
を引き廻す際の通路として使用される。
また前記第1及び第2の未焼成セラミックシート1a、1b
にはそれぞれ各貫通孔2a,2bの配列による区分線Bによ
って囲まれた各領域の略中央部に半導体素子を収納する
ためのキャビティーを形成する空所を有しており、該空
所も従来周知の打抜き加工法によって形成される。
にはそれぞれ各貫通孔2a,2bの配列による区分線Bによ
って囲まれた各領域の略中央部に半導体素子を収納する
ためのキャビティーを形成する空所を有しており、該空
所も従来周知の打抜き加工法によって形成される。
前記第2の未焼成セラミックシート1bにはその上面から
貫通孔2bの内壁にかけてリード用金属層4aが印刷塗布さ
れており、また第3の未焼成セラミックシート1c上には
その上面の略中央部に半導体素子を取着するためのダイ
アタッチ用金属層5が、貫通孔2cの内壁から下面にかけ
てリード用金属層4bがそれぞれ印刷塗布されている(第
1図(b)及び第2図参照)。このリード用金属層4a、
4b及びダイアチッチ用金属層5はタングステン(W)、
モリブテン(Mo)等の高融点金属粉末に適当な溶剤、溶
媒を添加混合し、ペースト状となした金属ペーストを従
来周知のスクリーン印刷法を採用することによって未焼
成セラミックシート1b、1cのそれぞれに印刷塗布され
る。
貫通孔2bの内壁にかけてリード用金属層4aが印刷塗布さ
れており、また第3の未焼成セラミックシート1c上には
その上面の略中央部に半導体素子を取着するためのダイ
アタッチ用金属層5が、貫通孔2cの内壁から下面にかけ
てリード用金属層4bがそれぞれ印刷塗布されている(第
1図(b)及び第2図参照)。このリード用金属層4a、
4b及びダイアチッチ用金属層5はタングステン(W)、
モリブテン(Mo)等の高融点金属粉末に適当な溶剤、溶
媒を添加混合し、ペースト状となした金属ペーストを従
来周知のスクリーン印刷法を採用することによって未焼
成セラミックシート1b、1cのそれぞれに印刷塗布され
る。
前記3枚の未焼成セラミックシート1a、1b、1cは各貫通
孔2a、2b、2cの位置を正確に合わせて順位積層され、約
150に加熱したホットプレス機によって熱圧着されて生
セラミック体1が作成される。
孔2a、2b、2cの位置を正確に合わせて順位積層され、約
150に加熱したホットプレス機によって熱圧着されて生
セラミック体1が作成される。
前記生セラミック体1は次に各貫通孔内壁の一部が打抜
かれて凹部3が形成され、貫通孔内壁に塗布したリード
用金属層4a、4bの一部が除去される。この打抜き凹部3
が形成される位置は貫通孔の配列による区分線Bに沿っ
た位置に形成され、これによって後述する焼成セラミッ
ク体を区分線Bに沿って切断し、各配線基板毎に分離す
る際にはその切断分離部にリード用金属層4a、4bは存在
しないこととなる。
かれて凹部3が形成され、貫通孔内壁に塗布したリード
用金属層4a、4bの一部が除去される。この打抜き凹部3
が形成される位置は貫通孔の配列による区分線Bに沿っ
た位置に形成され、これによって後述する焼成セラミッ
ク体を区分線Bに沿って切断し、各配線基板毎に分離す
る際にはその切断分離部にリード用金属層4a、4bは存在
しないこととなる。
前記打抜き凹部3は未焼成セラミックシート1a、1b、1c
に貫通孔2a、2b、2cを形成する場合と同様な打抜き加工
法によって形成される。
に貫通孔2a、2b、2cを形成する場合と同様な打抜き加工
法によって形成される。
次に、前記生セラミック体1は還元雰囲気中(H2−N2ガ
ス中)、約1400〜1600℃の温度で焼成され、生セラミッ
ク体1とリード用金属層4a、4b及びダイアタッチ用金属
層5とを焼結一体化させ、焼成セラミック体1′、リー
ド金属層4′及びダイアタッチ金属層5′が形成され
る。
ス中)、約1400〜1600℃の温度で焼成され、生セラミッ
ク体1とリード用金属層4a、4b及びダイアタッチ用金属
層5とを焼結一体化させ、焼成セラミック体1′、リー
ド金属層4′及びダイアタッチ金属層5′が形成され
る。
そして次に前記リード金属4′及びダイアタッチ金属層
5′を有する焼成セラミック体1′は金メッキ浴中に浸
漬されるとともに一定の電界が印加され(電解メッキ
法)、リード金属層4′及びダイアタッチ金属層5′の
露出面に金(Au)から成るメッキ層が層着される。この
メッキ層はリード金属層4′及びダイアタッチ金属層
5′が酸化腐食するのを防止する作用を為すとともにリ
ード金属層4′と外部配線基板とをロウ付けする際、あ
るいはダイアタッチ金属層5′と半導体素子とをロウ付
けする際、リード金属層4′及びダイアタッチ金属層
5′とロウ材との濡れ性を改善して接合強度を上げる作
用を為す。
5′を有する焼成セラミック体1′は金メッキ浴中に浸
漬されるとともに一定の電界が印加され(電解メッキ
法)、リード金属層4′及びダイアタッチ金属層5′の
露出面に金(Au)から成るメッキ層が層着される。この
メッキ層はリード金属層4′及びダイアタッチ金属層
5′が酸化腐食するのを防止する作用を為すとともにリ
ード金属層4′と外部配線基板とをロウ付けする際、あ
るいはダイアタッチ金属層5′と半導体素子とをロウ付
けする際、リード金属層4′及びダイアタッチ金属層
5′とロウ材との濡れ性を改善して接合強度を上げる作
用を為す。
尚、前記リード金属層4′及びダイアタッチ金属層5′
の露出面に層着されるメッキ層は電解メッキ法に限るこ
となく無電解メッキ法によっても層着することができ
る。
の露出面に層着されるメッキ層は電解メッキ法に限るこ
となく無電解メッキ法によっても層着することができ
る。
そして最後に、前記焼成セラミック体1′は貫通孔の配
列による区分線Bに沿って切断分離され、これによって
個々のセラミック配線基板が製作される。この場合、貫
通孔内壁に設けたリード金属層4′は該貫通孔内壁に形
成した打抜き凹部によって区分線Bの線上には全く存在
しないことから区分線Bに沿って切断分離したとしても
その切断分離面にはリード金属層4′が切断されて露出
することは一切なく、そのため大気中に含まれる水分が
リード金属層に付着し、該金属層を溶出、断線させるこ
ともない。
列による区分線Bに沿って切断分離され、これによって
個々のセラミック配線基板が製作される。この場合、貫
通孔内壁に設けたリード金属層4′は該貫通孔内壁に形
成した打抜き凹部によって区分線Bの線上には全く存在
しないことから区分線Bに沿って切断分離したとしても
その切断分離面にはリード金属層4′が切断されて露出
することは一切なく、そのため大気中に含まれる水分が
リード金属層に付着し、該金属層を溶出、断線させるこ
ともない。
かくして、本発明のセラミック配線基板の製造法によれ
ば、生セラミック体を複数の区分に区分する貫通孔の内
壁に塗布された金属ペーストのうち貫通孔の配列による
区分線上に位置するものが貫通孔内壁に設ける打抜き凹
部によって除去されることから、焼成セラミック体を区
分線に沿って切断し、各セラミック配線基板毎に分離し
たとしても貫通孔内壁に形成された金属層は切断されて
露出することは一切なく、金属層に大気中に含まれる水
分が付着し電池作用を生じて該金属層が溶出、断線する
のを有効に防止することが可能となる。
ば、生セラミック体を複数の区分に区分する貫通孔の内
壁に塗布された金属ペーストのうち貫通孔の配列による
区分線上に位置するものが貫通孔内壁に設ける打抜き凹
部によって除去されることから、焼成セラミック体を区
分線に沿って切断し、各セラミック配線基板毎に分離し
たとしても貫通孔内壁に形成された金属層は切断されて
露出することは一切なく、金属層に大気中に含まれる水
分が付着し電池作用を生じて該金属層が溶出、断線する
のを有効に防止することが可能となる。
第1図(a)は本発明のセラミック配線基板の製造法を
セラミックパッケージに適用した場合の例を示す部分分
解斜視図、第1図(b)は第1図(a)の部分断面図、
第2図は第1図(a)、(b)の貫通孔の部分を説明す
るための部分斜視図、第3図は従来のセラミックパッケ
ージの断面図、第4図は第3図のセラミックパッケージ
の製造法を説明するための部分断面図、第5図は第3図
の一部を示す斜視図である。 1:生セラミック体 1′:焼成セラミック体 2a、2b、2c:貫通孔 3:打抜き凹部 4a,4b:リード用金属層 4′:リード金属層 B:区分線
セラミックパッケージに適用した場合の例を示す部分分
解斜視図、第1図(b)は第1図(a)の部分断面図、
第2図は第1図(a)、(b)の貫通孔の部分を説明す
るための部分斜視図、第3図は従来のセラミックパッケ
ージの断面図、第4図は第3図のセラミックパッケージ
の製造法を説明するための部分断面図、第5図は第3図
の一部を示す斜視図である。 1:生セラミック体 1′:焼成セラミック体 2a、2b、2c:貫通孔 3:打抜き凹部 4a,4b:リード用金属層 4′:リード金属層 B:区分線
Claims (1)
- 【請求項1】広面積の生セラミック体に、該生セラミッ
ク体を複数の区画に区分する如く断面円形状の多数の貫
通孔を配列形成する工程と、 前記生セラミック体の少なくとも貫通孔内壁に金属ペー
ストを塗布する工程と、 前記貫通孔内壁に、該貫通孔の配列による区分線に沿っ
て断面四角形状の打ち抜き凹部を形成し、貫通孔内壁に
塗布した金属ペーストのうち区分線上のものを除去する
工程と、 前記金属ペーストが塗布された生セラミック体を焼成
し、金属層を有する焼成セラミック体を得るとともに金
属層の露出表面にメッキ層を層着させる工程と、 前記焼成セラミック体を区分線に沿って切断し、各配線
基板毎に分離する工程とより成る表面実装型のセラミッ
ク配線基板の製造法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12525386A JPH0785496B2 (ja) | 1986-05-29 | 1986-05-29 | セラミツク配線基板の製造法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12525386A JPH0785496B2 (ja) | 1986-05-29 | 1986-05-29 | セラミツク配線基板の製造法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62281359A JPS62281359A (ja) | 1987-12-07 |
JPH0785496B2 true JPH0785496B2 (ja) | 1995-09-13 |
Family
ID=14905534
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12525386A Expired - Lifetime JPH0785496B2 (ja) | 1986-05-29 | 1986-05-29 | セラミツク配線基板の製造法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0785496B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4651152B2 (ja) * | 2000-03-27 | 2011-03-16 | 京セラ株式会社 | 多数個取りセラミック配線基板 |
JP5660801B2 (ja) * | 2010-04-19 | 2015-01-28 | パナソニック株式会社 | 樹脂封止型半導体パッケージおよびその製造方法 |
JP6337423B2 (ja) * | 2013-06-10 | 2018-06-06 | セイコーエプソン株式会社 | 流路ユニットの製造方法および機能性母基板 |
CN113725190B (zh) * | 2021-07-27 | 2024-03-29 | 南瑞联研半导体有限责任公司 | 一种功率器件覆铜陶瓷衬板结构及其封装方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS51103262A (ja) * | 1975-03-07 | 1976-09-11 | Hitachi Ltd | Seramitsukupatsukeejinoseizoho |
JPS58137237A (ja) * | 1982-02-08 | 1983-08-15 | Kyocera Corp | 半導体パツケ−ジ用セラミツク基板の製造法 |
-
1986
- 1986-05-29 JP JP12525386A patent/JPH0785496B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS62281359A (ja) | 1987-12-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH0785496B2 (ja) | セラミツク配線基板の製造法 | |
JP4651152B2 (ja) | 多数個取りセラミック配線基板 | |
JP3085622B2 (ja) | 電子素子搭載用基板の製造方法 | |
JP2001044599A (ja) | 多数個取りセラミック配線基板の製造方法 | |
JP2948988B2 (ja) | 電解メッキ方法 | |
JP2849607B2 (ja) | メタライズ金属層を有するセラミック基板の製造方法 | |
JPS6316644A (ja) | 半導体素子収納用パツケ−ジの製造法 | |
JP2746813B2 (ja) | 半導体素子収納用パッケージ | |
JPS62290157A (ja) | セラミツク配線基板の製造法 | |
JP2912779B2 (ja) | 半導体素子収納用パッケージの製造方法 | |
JP3080491B2 (ja) | 配線パターン | |
JP3181013B2 (ja) | 半導体素子収納用パッケージ | |
JP2670208B2 (ja) | 半導体素子収納用パッケージ | |
JP3210838B2 (ja) | 半導体素子収納用パッケージの製造方法 | |
JP2543149Y2 (ja) | 半導体素子収納用パッケージ | |
JPS6316645A (ja) | 半導体素子収納用パツケ−ジの製造法 | |
JP2728583B2 (ja) | 半導体素子収納用パッケージの製造方法 | |
JP3176268B2 (ja) | 半導体素子収納用パッケージ | |
JP2003198074A (ja) | 多数個取りセラミック配線基板の分割方法 | |
JPH10107240A (ja) | イメージセンサー素子収納用パッケージ | |
JPH0637205A (ja) | セラミック配線基板 | |
JP2887243B2 (ja) | 電子部品収納用容器の製造方法 | |
JP2004023051A (ja) | 多数個取り配線基板 | |
JP2003168850A (ja) | 多数個取り配線基板 | |
JP3145614B2 (ja) | セラミック配線基板 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |