JP3080491B2 - 配線パターン - Google Patents
配線パターンInfo
- Publication number
- JP3080491B2 JP3080491B2 JP04320015A JP32001592A JP3080491B2 JP 3080491 B2 JP3080491 B2 JP 3080491B2 JP 04320015 A JP04320015 A JP 04320015A JP 32001592 A JP32001592 A JP 32001592A JP 3080491 B2 JP3080491 B2 JP 3080491B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- substrate
- wiring pattern
- layer
- plating layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01039—Yttrium [Y]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
Landscapes
- Parts Printed On Printed Circuit Boards (AREA)
- Non-Adjustable Resistors (AREA)
- Wire Bonding (AREA)
- Non-Insulated Conductors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、配線パターン、特に、
基板上に形成されかつ抵抗部を一体に備えた配線パター
ンに関する。
基板上に形成されかつ抵抗部を一体に備えた配線パター
ンに関する。
【０００２】
【従来の技術】半導体素子収納用パッケージ等の基板上
に形成された配線パターンとして、抵抗部を一体に備え
たものが知られている。この種の配線パターンの一例を
図６に示す。基板１上に形成された配線パターン２は、
正対する１対の配線層３，４と、両配線層３，４間を接
続する抵抗体層５とから主に構成されている。抵抗体層
５は、各配線層３，４の先端部にそれぞれ設けられたパ
ッド部３ａ，４ａに接続されている。
に形成された配線パターンとして、抵抗部を一体に備え
たものが知られている。この種の配線パターンの一例を
図６に示す。基板１上に形成された配線パターン２は、
正対する１対の配線層３，４と、両配線層３，４間を接
続する抵抗体層５とから主に構成されている。抵抗体層
５は、各配線層３，４の先端部にそれぞれ設けられたパ
ッド部３ａ，４ａに接続されている。
【０００３】このような配線パターン２は、基板１を製
造するためのセラミックグリーンシート上に、配線層
３，４を形成するための高融点金属材料を含む導電体ペ
ーストと、抵抗体層５を形成するための抵抗体材料ペー
ストとをそれぞれスクリーン印刷し、これらをセラミッ
クグリーンシートとともに一体焼成すると形成できる。
なお、配線層３，４に設けたパッド部３ａ，４ａは、ス
クリーン印刷時の印刷精度に起因する印刷ずれを考慮し
て、抵抗体層５の位置決めを容易にするためのものであ
る。
造するためのセラミックグリーンシート上に、配線層
３，４を形成するための高融点金属材料を含む導電体ペ
ーストと、抵抗体層５を形成するための抵抗体材料ペー
ストとをそれぞれスクリーン印刷し、これらをセラミッ
クグリーンシートとともに一体焼成すると形成できる。
なお、配線層３，４に設けたパッド部３ａ，４ａは、ス
クリーン印刷時の印刷精度に起因する印刷ずれを考慮し
て、抵抗体層５の位置決めを容易にするためのものであ
る。
【０００４】
【発明が解決しようとする課題】前記従来の配線パター
ン２は、パッド部３ａ，４ａを有しているため、配線パ
ターン２，２間の間隔Ｘ（図６）が広くなる。この結
果、配線パターン２は、限られた領域内で配線密度を高
めるのが困難である。本発明の目的は、配線密度を高め
ることができるようにすることにある。
ン２は、パッド部３ａ，４ａを有しているため、配線パ
ターン２，２間の間隔Ｘ（図６）が広くなる。この結
果、配線パターン２は、限られた領域内で配線密度を高
めるのが困難である。本発明の目的は、配線密度を高め
ることができるようにすることにある。
【０００５】
【課題を解決するための手段】本発明の配線パターン
は、セラミックス電気絶縁材料からなる基板上に形成さ
れかつ抵抗部を一体に備えたものである。この配線パタ
ーンは、基板上に抵抗体材料を印刷し焼成して形成され
た配線層と、基板と同じ材料を印刷し焼成して形成され
た、配線層の中央部を被覆するコーティング層と、配線
層をコーティング層で被覆された中央部を除いて被覆す
る導電性のメッキ層とを備えている。
は、セラミックス電気絶縁材料からなる基板上に形成さ
れかつ抵抗部を一体に備えたものである。この配線パタ
ーンは、基板上に抵抗体材料を印刷し焼成して形成され
た配線層と、基板と同じ材料を印刷し焼成して形成され
た、配線層の中央部を被覆するコーティング層と、配線
層をコーティング層で被覆された中央部を除いて被覆す
る導電性のメッキ層とを備えている。
【０００６】
【作用】本発明の配線パターンは、配線層のメッキ層が
形成された部分が導電性を有する。また、メッキ層が形
成されていない配線層部分は、抵抗体材料のみからなる
ので、抵抗部として機能する。このような配線パターン
は、従来例のように配線層と抵抗体層とを別々にスクリ
ーン印刷する必要がないので、パッド部を設ける必要が
なく、高密度に形成できる。
形成された部分が導電性を有する。また、メッキ層が形
成されていない配線層部分は、抵抗体材料のみからなる
ので、抵抗部として機能する。このような配線パターン
は、従来例のように配線層と抵抗体層とを別々にスクリ
ーン印刷する必要がないので、パッド部を設ける必要が
なく、高密度に形成できる。
【０００７】
【実施例】図１に本発明の一実施例が採用された半導体
装置を示す。図において、半導体装置１０は、セラミッ
ク製の基板１１と、基板１１上に搭載されたＩＣ等の半
導体素子１２と、基板１１上に取り付けられかつ半導体
素子１２を気密に封止するための蓋体１３とから主に構
成されている。
装置を示す。図において、半導体装置１０は、セラミッ
ク製の基板１１と、基板１１上に搭載されたＩＣ等の半
導体素子１２と、基板１１上に取り付けられかつ半導体
素子１２を気密に封止するための蓋体１３とから主に構
成されている。
【０００８】基板１１は、アルミナセラミックス、ムラ
イトセラミックス、窒化アルミニウムセラミックス、炭
化珪素セラミックス、ガラスセラミックス等の電気絶縁
材料からなる概ね正方形の板状であり、図上面中央に半
導体素子１２を固定するための固定部１４を有してい
る。固定部１４の周囲には、半導体素子１２との間で信
号の授受を行うための配線パターン１５が多数形成され
ている。各配線パターン１５は、図２に示すように、互
いに平行に配置されており、基板１１の外周部に向けて
延びている。また、各配線パターン１５の基板１１外周
部側端部は、基板１１の厚み方向に貫通する導電性のス
ルーホール１６に接続している。スルーホール１６は、
タングステンやモリブデン等の高融点金属製であり、基
板１１の図底面に電極１６ａを形成している。
イトセラミックス、窒化アルミニウムセラミックス、炭
化珪素セラミックス、ガラスセラミックス等の電気絶縁
材料からなる概ね正方形の板状であり、図上面中央に半
導体素子１２を固定するための固定部１４を有してい
る。固定部１４の周囲には、半導体素子１２との間で信
号の授受を行うための配線パターン１５が多数形成され
ている。各配線パターン１５は、図２に示すように、互
いに平行に配置されており、基板１１の外周部に向けて
延びている。また、各配線パターン１５の基板１１外周
部側端部は、基板１１の厚み方向に貫通する導電性のス
ルーホール１６に接続している。スルーホール１６は、
タングステンやモリブデン等の高融点金属製であり、基
板１１の図底面に電極１６ａを形成している。
【０００９】スルーホール１６の電極１６ａには、銀ロ
ウ等のロウ材を用いて外部リード端子１７が固定されて
いる。外部リード端子１７は、４２アロイやコバール合
金製である。外部リード端子１７の表面は、ニッケルや
金等の耐食性の良好な金属からなるメッキ層（図示せ
ず）により被覆されている。このようなメッキ層は、厚
みが通常１．０〜２０．０μｍに設定されており、外部
リード端子１７の酸化腐食を防止するとともに外部リー
ド端子１７と回路基板との接続を容易にするためのもの
である。
ウ等のロウ材を用いて外部リード端子１７が固定されて
いる。外部リード端子１７は、４２アロイやコバール合
金製である。外部リード端子１７の表面は、ニッケルや
金等の耐食性の良好な金属からなるメッキ層（図示せ
ず）により被覆されている。このようなメッキ層は、厚
みが通常１．０〜２０．０μｍに設定されており、外部
リード端子１７の酸化腐食を防止するとともに外部リー
ド端子１７と回路基板との接続を容易にするためのもの
である。
【００１０】図３を参照して、配線パターン１５の詳細
を説明する。なお、図３は、図２のＩＩＩ−ＩＩＩ断面
図である。配線パターン１５は、基板１１上に形成され
た配線層１８を有している。配線層１８は抵抗体材料か
らなる。抵抗体材料としては、基板１１を構成するセラ
ミック材料やガラス材料等の絶縁物質粉末にタングステ
ン、モリブデン、レニウム又は白金等の高融点金属粉末
を混合したものが用いられる。配線層１８は、その長さ
方向の中央部１８ａを除いて、全体がメッキ層１９によ
り被覆されている。メッキ層１９は、ニッケルメッキ層
と金メッキ層とがこの順に積層された２層構造であり、
厚みが例えば４〜２０μｍに設定されている。このよう
なメッキ層１９は、抵抗材料からなる配線層１８に導電
性を与えるためのものである。
を説明する。なお、図３は、図２のＩＩＩ−ＩＩＩ断面
図である。配線パターン１５は、基板１１上に形成され
た配線層１８を有している。配線層１８は抵抗体材料か
らなる。抵抗体材料としては、基板１１を構成するセラ
ミック材料やガラス材料等の絶縁物質粉末にタングステ
ン、モリブデン、レニウム又は白金等の高融点金属粉末
を混合したものが用いられる。配線層１８は、その長さ
方向の中央部１８ａを除いて、全体がメッキ層１９によ
り被覆されている。メッキ層１９は、ニッケルメッキ層
と金メッキ層とがこの順に積層された２層構造であり、
厚みが例えば４〜２０μｍに設定されている。このよう
なメッキ層１９は、抵抗材料からなる配線層１８に導電
性を与えるためのものである。
【００１１】配線層１８の中央部１８ａは、基板１１と
同じ材料からなるコーティング層２０により被覆されて
いる。このコーティング層２０は、配線パターン１５の
幅方向に延びており、図２に示すように、互いに平行に
配列された配線パターン１５の中央部１８ａを同時に被
覆している。コーティング層２０の厚みは、通常１０〜
３０μｍである。このようなコーティング層２０は、中
央部１８ａに含まれる高融点金属粉末の酸化腐食を防止
し、中央部１８ａの抵抗値を安定に維持するためのもの
である。
同じ材料からなるコーティング層２０により被覆されて
いる。このコーティング層２０は、配線パターン１５の
幅方向に延びており、図２に示すように、互いに平行に
配列された配線パターン１５の中央部１８ａを同時に被
覆している。コーティング層２０の厚みは、通常１０〜
３０μｍである。このようなコーティング層２０は、中
央部１８ａに含まれる高融点金属粉末の酸化腐食を防止
し、中央部１８ａの抵抗値を安定に維持するためのもの
である。
【００１２】半導体素子１２は、基板１１の固定部１４
上にガラス、樹脂又はロウ材等の接着材を用いて固定さ
れている。また、半導体素子１２に設けられた各信号端
子１２ａ（図２）は、ボンディングワイヤー２１により
対応する配線パターン１５に接続されている。ここで、
ボンディングワイヤー２１は、配線パターン１５のメッ
キ層１９に接合している。
上にガラス、樹脂又はロウ材等の接着材を用いて固定さ
れている。また、半導体素子１２に設けられた各信号端
子１２ａ（図２）は、ボンディングワイヤー２１により
対応する配線パターン１５に接続されている。ここで、
ボンディングワイヤー２１は、配線パターン１５のメッ
キ層１９に接合している。
【００１３】蓋体１３は、金属や絶縁体材料からなる容
器状の部材であり、ガラス、樹脂又はロウ材等の接着材
により基板１１上に固定されている。このような半導体
装置１０に形成された配線パターン１５は、メッキ層１
９を有する部分が導電部となり、メッキ層１９が形成さ
れていない中央部１８ａが抵抗部となる。
器状の部材であり、ガラス、樹脂又はロウ材等の接着材
により基板１１上に固定されている。このような半導体
装置１０に形成された配線パターン１５は、メッキ層１
９を有する部分が導電部となり、メッキ層１９が形成さ
れていない中央部１８ａが抵抗部となる。
【００１４】配線パターン１５に設けられたこのような
抵抗部は、配線パターン１５を伝播する信号に含まれる
ノイズを低減するためのものである。なお、配線パター
ン１５の抵抗部の抵抗値は、図２に示すように、コーテ
ィング層２０とともに配線層１８の一部をレーザーによ
り削除してトリミング部２２を設けると所望の値に調整
できる。
抵抗部は、配線パターン１５を伝播する信号に含まれる
ノイズを低減するためのものである。なお、配線パター
ン１５の抵抗部の抵抗値は、図２に示すように、コーテ
ィング層２０とともに配線層１８の一部をレーザーによ
り削除してトリミング部２２を設けると所望の値に調整
できる。
【００１５】このような配線パターン１５は、従来例の
ようなパッド部を有していないため配線パターン１５間
の間隔Ｙ（図２）を小さく設定できるので、基板１１上
に高密度に形成できる。このため、基板１１が小型化で
きるので、半導体装置１０は小型に構成できる。次に、
上述の配線パターン１５の製造方法について説明する。
ここでは、基板１１と一体に配線パターン１５を製造す
る場合について説明する。
ようなパッド部を有していないため配線パターン１５間
の間隔Ｙ（図２）を小さく設定できるので、基板１１上
に高密度に形成できる。このため、基板１１が小型化で
きるので、半導体装置１０は小型に構成できる。次に、
上述の配線パターン１５の製造方法について説明する。
ここでは、基板１１と一体に配線パターン１５を製造す
る場合について説明する。
【００１６】まず、基板１１を形成するためのセラミッ
クグリーンシートを用意する。セラミックグリーンシー
トは、基板１１がアルミナセラミックスからなる場合、
アルミナ、シリカ、カルシア、マグネシア等の原料粉末
に適当なバインダー及び溶剤を加えて泥漿状とし、これ
を周知のドクターブレード法等を採用してシート状に成
形すると得られる。
クグリーンシートを用意する。セラミックグリーンシー
トは、基板１１がアルミナセラミックスからなる場合、
アルミナ、シリカ、カルシア、マグネシア等の原料粉末
に適当なバインダー及び溶剤を加えて泥漿状とし、これ
を周知のドクターブレード法等を採用してシート状に成
形すると得られる。
【００１７】次に、図４に示すように、上述のようにし
て得られたセラミックグリーンシート１１ａ上の所定部
位に配線層１８を形成するための抵抗材料ペースト１８
ａを所定のパターンに印刷する。印刷方法としては、ス
クリーン印刷法が採用され得る。次に、図５に示すよう
に、抵抗材料ペースト１８ａの長手方向の中央部に、コ
ーティング層２０を形成するための絶縁材料ペースト２
０ａを配置する。絶縁材料ペースト２０ａは、スクリー
ン印刷等により配置され得る。次に、抵抗材料ペースト
１８ａと絶縁材料ペースト１９ａとをセラミックグリー
ンシート１１ａとともに焼成する。これにより、配線層
１８とコーティング層２０とを備えた基板１１が得られ
る。この基板１１にニッケルメッキ処理と金メッキ処理
とをこの順に施すと、配線層１８の露出部分にのみメッ
キ層１９が配置される。これにより、基板１１上に配線
パターン１５が形成される。
て得られたセラミックグリーンシート１１ａ上の所定部
位に配線層１８を形成するための抵抗材料ペースト１８
ａを所定のパターンに印刷する。印刷方法としては、ス
クリーン印刷法が採用され得る。次に、図５に示すよう
に、抵抗材料ペースト１８ａの長手方向の中央部に、コ
ーティング層２０を形成するための絶縁材料ペースト２
０ａを配置する。絶縁材料ペースト２０ａは、スクリー
ン印刷等により配置され得る。次に、抵抗材料ペースト
１８ａと絶縁材料ペースト１９ａとをセラミックグリー
ンシート１１ａとともに焼成する。これにより、配線層
１８とコーティング層２０とを備えた基板１１が得られ
る。この基板１１にニッケルメッキ処理と金メッキ処理
とをこの順に施すと、配線層１８の露出部分にのみメッ
キ層１９が配置される。これにより、基板１１上に配線
パターン１５が形成される。
【００１８】
【００１９】
【発明の効果】本発明によれば、セラミックス電気絶縁
材料からなる基板上に形成された、抵抗体材料を印刷し
焼成して形成された配線層を、中央部を基板と同じ材料
を印刷し焼成して形成したコーティング層で被覆すると
ともに、その中央部を除いて導電性のメッキ層により被
覆したので、配線パターンの配線密度を高めることがで
きるとともに、中央部の抵抗を安定に維持することがで
きる。
材料からなる基板上に形成された、抵抗体材料を印刷し
焼成して形成された配線層を、中央部を基板と同じ材料
を印刷し焼成して形成したコーティング層で被覆すると
ともに、その中央部を除いて導電性のメッキ層により被
覆したので、配線パターンの配線密度を高めることがで
きるとともに、中央部の抵抗を安定に維持することがで
きる。
【図１】本発明の一実施例が採用された半導体装置の縦
断面図。
断面図。
【図２】前記実施例の平面部分図。
【図３】図２のIII −III 断面図。
【図４】前記実施例を製造するための一工程を示す縦断
面図。
面図。
【図５】他の工程の縦断面図。
【図６】従来例の平面部分図。
１１ 基板 １５ 配線パターン １８ 配線層 １８ａ 中央部 １９ メッキ層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H05K 1/16 H01B 5/14 H01C 7/00 H01L 21/60 301 H01L 23/12
Claims (1)
- 【請求項１】セラミックス電気絶縁材料からなる基板上
に形成されかつ抵抗部を一体に備えた配線パターンであ
って、 前記基板上に抵抗体材料を印刷し焼成して形成された配
線層と、前記基板と同じ材料を印刷し焼成して形成された、 前記
配線層の中央部を被覆するコーティング層と、 前記配線層を前記中央部を除いて被覆する導電性のメッ
キ層と、 を備えた配線パターン。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04320015A JP3080491B2 (ja) | 1992-11-30 | 1992-11-30 | 配線パターン |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04320015A JP3080491B2 (ja) | 1992-11-30 | 1992-11-30 | 配線パターン |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06169141A JPH06169141A (ja) | 1994-06-14 |
| JP3080491B2 true JP3080491B2 (ja) | 2000-08-28 |
Family
ID=18116803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04320015A Expired - Lifetime JP3080491B2 (ja) | 1992-11-30 | 1992-11-30 | 配線パターン |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3080491B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100389314B1 (ko) * | 2001-07-18 | 2003-06-25 | 엘지전자 주식회사 | 도금인입선 없는 인쇄회로기판의 제조방법 |
-
1992
- 1992-11-30 JP JP04320015A patent/JP3080491B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06169141A (ja) | 1994-06-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4786888A (en) | Thermistor and method of producing the same | |
| US7746212B2 (en) | Temperature sensor and method for its production | |
| US6077728A (en) | Method of producing a ceramic package main body | |
| US4912450A (en) | Thermistor and method of producing the same | |
| JP3080491B2 (ja) | 配線パターン | |
| WO1997030461A1 (en) | Resistor network in ball grid array package | |
| JP4741624B2 (ja) | 配線基板 | |
| JP3085622B2 (ja) | 電子素子搭載用基板の製造方法 | |
| JPH0595071U (ja) | 厚膜回路基板 | |
| JP4671511B2 (ja) | 配線基板の製造方法 | |
| JP4623852B2 (ja) | 電子部品搭載用基板 | |
| JP2849607B2 (ja) | メタライズ金属層を有するセラミック基板の製造方法 | |
| JP4395227B2 (ja) | 配線基板 | |
| JP2002252444A (ja) | 多数個取り配線基板 | |
| JP2738624B2 (ja) | セラミック配線基板 | |
| JPH0785496B2 (ja) | セラミツク配線基板の製造法 | |
| JP3165517B2 (ja) | 回路装置 | |
| JP2746813B2 (ja) | 半導体素子収納用パッケージ | |
| JP2003068932A (ja) | 配線基板 | |
| JP2975491B2 (ja) | チップ抵抗器 | |
| JP3981316B2 (ja) | 半導体素子収納用パッケージ | |
| JP3181013B2 (ja) | 半導体素子収納用パッケージ | |
| JP3457748B2 (ja) | 配線基板 | |
| JP3406710B2 (ja) | 半導体素子収納用パッケージ | |
| JPH10107240A (ja) | イメージセンサー素子収納用パッケージ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090623 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090623 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100623 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100623 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110623 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120623 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120623 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130623 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130623 Year of fee payment: 13 |