JPH0778492B2 - 位相調整アレ−デバイス - Google Patents
位相調整アレ−デバイスInfo
- Publication number
- JPH0778492B2 JPH0778492B2 JP60149879A JP14987985A JPH0778492B2 JP H0778492 B2 JPH0778492 B2 JP H0778492B2 JP 60149879 A JP60149879 A JP 60149879A JP 14987985 A JP14987985 A JP 14987985A JP H0778492 B2 JPH0778492 B2 JP H0778492B2
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- JP
- Japan
- Prior art keywords
- delay
- elements
- ultrasonic transducer
- analog
- array device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10K—SOUND-PRODUCING DEVICES; METHODS OR DEVICES FOR PROTECTING AGAINST, OR FOR DAMPING, NOISE OR OTHER ACOUSTIC WAVES IN GENERAL; ACOUSTICS NOT OTHERWISE PROVIDED FOR
- G10K11/00—Methods or devices for transmitting, conducting or directing sound in general; Methods or devices for protecting against, or for damping, noise or other acoustic waves in general
- G10K11/18—Methods or devices for transmitting, conducting or directing sound
- G10K11/26—Sound-focusing or directing, e.g. scanning
- G10K11/34—Sound-focusing or directing, e.g. scanning using electrical steering of transducer arrays, e.g. beam steering
- G10K11/341—Circuits therefor
- G10K11/346—Circuits therefor using phase variation
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Acoustics & Sound (AREA)
- Multimedia (AREA)
- Investigating Or Analyzing Materials By The Use Of Ultrasonic Waves (AREA)
- Measurement Of Velocity Or Position Using Acoustic Or Ultrasonic Waves (AREA)
- Ultra Sonic Daignosis Equipment (AREA)
- Variable-Direction Aerials And Aerial Arrays (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、対象物の超音波走査に用いられ、複数個の超
音波変換器素子を有し、超音波変換器素子に遅延構成要
素が少なくとも受信の場合に対して対応付けられている
位相調整アレーデバイスに関する。
音波変換器素子を有し、超音波変換器素子に遅延構成要
素が少なくとも受信の場合に対して対応付けられている
位相調整アレーデバイスに関する。
位相調整アレーデバイス、すなわち電子的扇形走査器で
は、制御角度（超音波走査線と超音波変換器素子列の法
線との間の角度）の設定の際の誤差を避けるため、個々
の超音波変換器素子の信号の遅延の変更が送信および受
信時に非常に小さいステップで行わなければならない。
変換器素子列の法線に対してたいてい±45゜の最大の制
御角度のために、大きい制御角度では比較的長い遅延時
間が必要である。この遅延時間の長さは前述の法線に対
する走査線の角度に関係するほかに、能動化されたアン
テナの幾何学的な長さ、したがって選定された開口にお
いて能動化される変換器素子の数によって決定される。
受信時に、開口すなわち能動化された変換器素子がただ
１つの点にのみ焦点合わせされると個々の変換器素子に
ついての走行時間が異なるため、他の焦点深度範囲から
のエコー信号から低い分解能の断層像しか再生されな
い。それ故受信時の個々の遅延時間を変化させ、受信焦
点をエコー信号の走行時間に相応して適合させるのが好
ましい。
は、制御角度（超音波走査線と超音波変換器素子列の法
線との間の角度）の設定の際の誤差を避けるため、個々
の超音波変換器素子の信号の遅延の変更が送信および受
信時に非常に小さいステップで行わなければならない。
変換器素子列の法線に対してたいてい±45゜の最大の制
御角度のために、大きい制御角度では比較的長い遅延時
間が必要である。この遅延時間の長さは前述の法線に対
する走査線の角度に関係するほかに、能動化されたアン
テナの幾何学的な長さ、したがって選定された開口にお
いて能動化される変換器素子の数によって決定される。
受信時に、開口すなわち能動化された変換器素子がただ
１つの点にのみ焦点合わせされると個々の変換器素子に
ついての走行時間が異なるため、他の焦点深度範囲から
のエコー信号から低い分解能の断層像しか再生されな
い。それ故受信時の個々の遅延時間を変化させ、受信焦
点をエコー信号の走行時間に相応して適合させるのが好
ましい。
公知技術では遅延時間の設定を、設定タップを設けられ
ているLC遅延線によって行っている。この比較的経済的
な解決策はなかんずく短い遅延時間に、すなわち走査線
が互いに平行に向けられるように作動される走査装置、
すなわち線形アレーに適している。それよりも長い遅延
時間ではアレーの開口において時間的にずらして変換器
素子が能動化される。このため個々の変換器素子の受信
信号は互いにずらされなければならない。受信信号は、
LC要素からなり適当な限界周波数を有する低減通過フィ
ルタを形成する遅延線を通るが、エコー信号は１つ又は
複数の高周波振動を有するパルスからなっているので、
遅延線は受信信号のスペクトルを制限する。LC要素から
なる遅延線の上限周波数は、超音波装置に使用されるも
のでは例えば5MHzの範囲に存在する。同時に構成部品の
誤差が全遅延の精度に大きく影響する。この理由からLC
遅延線は一般に約3.5M Hzまでのトランスデューサまた
は変換器周波数に対して使用される。この方法は“ベー
スバンド法”と呼ばれる。
ているLC遅延線によって行っている。この比較的経済的
な解決策はなかんずく短い遅延時間に、すなわち走査線
が互いに平行に向けられるように作動される走査装置、
すなわち線形アレーに適している。それよりも長い遅延
時間ではアレーの開口において時間的にずらして変換器
素子が能動化される。このため個々の変換器素子の受信
信号は互いにずらされなければならない。受信信号は、
LC要素からなり適当な限界周波数を有する低減通過フィ
ルタを形成する遅延線を通るが、エコー信号は１つ又は
複数の高周波振動を有するパルスからなっているので、
遅延線は受信信号のスペクトルを制限する。LC要素から
なる遅延線の上限周波数は、超音波装置に使用されるも
のでは例えば5MHzの範囲に存在する。同時に構成部品の
誤差が全遅延の精度に大きく影響する。この理由からLC
遅延線は一般に約3.5M Hzまでのトランスデューサまた
は変換器周波数に対して使用される。この方法は“ベー
スバンド法”と呼ばれる。
一層高いトランスデューサ周波数はLC遅延線を用いて3.
5M Hz以下の中間周波数へのダウンミックスにより処理
される。しかしダウンミックス法は個々の変換器信号の
信号帯域幅および送信バルス長さが一定に留まることを
前提としている。しかし時間的な送信パルス長さは、良
好な分解能が得られるように、高いトランスデューサ周
波数への移行の際に変更すなわち減少されなければなら
ない。
5M Hz以下の中間周波数へのダウンミックスにより処理
される。しかしダウンミックス法は個々の変換器信号の
信号帯域幅および送信バルス長さが一定に留まることを
前提としている。しかし時間的な送信パルス長さは、良
好な分解能が得られるように、高いトランスデューサ周
波数への移行の際に変更すなわち減少されなければなら
ない。
もう１つの実現方法は表面波（SAW）フイルタ法である
（たとえば雑誌「超音波（U1trasonics）」、第17巻、
第225〜229頁、1979年９月参照）。そのためには、SAW
法において必要な20〜50M Hzの高い周波数帯に到達する
ように個々の調音波変換器素子の受信信号をアップミッ
クスする必要がある。位相調整アレーの個々の受信信号
の加算の後に再びダウンミックスが行われなければなら
ない。SAW法の欠点は、各チャネル内にアップミクサが
設けられなければならず、そのために相当の費用がかか
ること、またSAWフィルタにおいて遅延時間の十分に細
かい段階付けを達成するのは困難であることである。
（たとえば雑誌「超音波（U1trasonics）」、第17巻、
第225〜229頁、1979年９月参照）。そのためには、SAW
法において必要な20〜50M Hzの高い周波数帯に到達する
ように個々の調音波変換器素子の受信信号をアップミッ
クスする必要がある。位相調整アレーの個々の受信信号
の加算の後に再びダウンミックスが行われなければなら
ない。SAW法の欠点は、各チャネル内にアップミクサが
設けられなければならず、そのために相当の費用がかか
ること、またSAWフィルタにおいて遅延時間の十分に細
かい段階付けを達成するのは困難であることである。
位相調整アレーデバイスと関連するアップおよびダウン
ミックスはたとえばドイツ連邦共和国特許第2854134号
明細書の第11図から公知である。位相調整アレーデバイ
スにおけるディジタル遅延法はヨーロッパ特許第0,027,
618号明細書、特にその第１図および第２図に記載され
ている。
ミックスはたとえばドイツ連邦共和国特許第2854134号
明細書の第11図から公知である。位相調整アレーデバイ
スにおけるディジタル遅延法はヨーロッパ特許第0,027,
618号明細書、特にその第１図および第２図に記載され
ている。
位相調整アレーデバイスの設計に際しては下記の観点も
考慮に入れなければならない。
考慮に入れなければならない。
たとえば医学検査の際に受信スペクトルの中心周波数を
fs＝3.5M Hzと仮定すると、２つの完全な振動を含む高
周波パルスは無限に大きい帯域幅が中心周波数に等しい
（Δｆ＝fs）と仮定した場合十分正確に模擬することが
できるから、最大周波数としてfs max＝fs＋Δf/2＝1.5
fs＝5.25M Hzが得られる。その結果、周波数のシャノン
のサンプリング定理により個々の超音波変換器素子に対
するサンプリング周波数はfa＞2fs max＝3fs＝10.5M Hz
となる。すなわち、このサンプリング周波数faは、１つ
の変換器素子の個々の信号を再構成するための最小周波
数である。
fs＝3.5M Hzと仮定すると、２つの完全な振動を含む高
周波パルスは無限に大きい帯域幅が中心周波数に等しい
（Δｆ＝fs）と仮定した場合十分正確に模擬することが
できるから、最大周波数としてfs max＝fs＋Δf/2＝1.5
fs＝5.25M Hzが得られる。その結果、周波数のシャノン
のサンプリング定理により個々の超音波変換器素子に対
するサンプリング周波数はfa＞2fs max＝3fs＝10.5M Hz
となる。すなわち、このサンプリング周波数faは、１つ
の変換器素子の個々の信号を再構成するための最小周波
数である。
位相の量子化のためには、２つの隣合う変換器素子の間
の時間遅れを十分な精度で得るために、少なくとも波長
λの1/8の間隔でのサンプリングが必要である。このこ
とは波長λの間に360゜/8＝45゜または±22.5゜の量子
化された位相シフトを生ずる。それによって中心周波数
fs＝3.5M Hzにおける時間遅れは35.7nsすなわち±17.9n
sとなる。この位相または時間精度は、信号がディジタ
ルに処理されるべきであれば（ヨーロッパ特許第0,027,
618号明細書）、サンプリング周波数fa＞28M Hzを必要
とする。この高いサンプリング周波数は現在のところEC
Lモジュールの使用を前提とし、位相調整アレーデバイ
スを比較的高価なものとする。
の時間遅れを十分な精度で得るために、少なくとも波長
λの1/8の間隔でのサンプリングが必要である。このこ
とは波長λの間に360゜/8＝45゜または±22.5゜の量子
化された位相シフトを生ずる。それによって中心周波数
fs＝3.5M Hzにおける時間遅れは35.7nsすなわち±17.9n
sとなる。この位相または時間精度は、信号がディジタ
ルに処理されるべきであれば（ヨーロッパ特許第0,027,
618号明細書）、サンプリング周波数fa＞28M Hzを必要
とする。この高いサンプリング周波数は現在のところEC
Lモジュールの使用を前提とし、位相調整アレーデバイ
スを比較的高価なものとする。
この速度の問題を回避する１つの方法は、90゜だけ位相
のずれた２つの遅延チャネルを使用する直角位相法（ド
イツ連邦共和国特許第2854134号明細書、第８図参照）
である。この場合、最小サンプリング周波数はfa＝10.5
M Hzである。この方法は低エネルギーのモジュール（た
とえばHCMOS、低電力ショットキー素子）の使用を可能
にする。しかし、直角位相法は、信号処理のために変換
器素子ああたりそれぞれ２チャネルが必要とされるの
で、比較的高い費用を必要とする。
のずれた２つの遅延チャネルを使用する直角位相法（ド
イツ連邦共和国特許第2854134号明細書、第８図参照）
である。この場合、最小サンプリング周波数はfa＝10.5
M Hzである。この方法は低エネルギーのモジュール（た
とえばHCMOS、低電力ショットキー素子）の使用を可能
にする。しかし、直角位相法は、信号処理のために変換
器素子ああたりそれぞれ２チャネルが必要とされるの
で、比較的高い費用を必要とする。
本発明の目的は、制御角度の設定の際の高い精度を可能
とし、しかも比較的わずかな費用しか必要としない位相
調整アレーデバイスを提供することである。
とし、しかも比較的わずかな費用しか必要としない位相
調整アレーデバイスを提供することである。
上述の目的を達成するため、本発明の１つにおいては、
超音波変換器素子が受信信号のアナログ精遅延用の第１
の遅延構成要素に接続されており、隣接する超音波変換
器素子に対するそれぞれ所与の数の遅延構成要素が１つ
の共通の加算要素と接続されており、加算要素の出力信
号がディジタル粗遅延用の第２の遅延構成要素に供給さ
れており、また第２の遅延構成要素から出力された出力
信号が１つのディジタル加算要素に供給されており、そ
の出力端から像表示に用いられる１つの和信号が出力さ
れ、第２の遅延構成要素としてそれぞれ１つのメモリが
設けられており、その前に90゜だけ互いに位相をずらさ
れた所与の周波数のクロック信号により制御されている
２つのアナログ−ディジタル変換器が接続される。
超音波変換器素子が受信信号のアナログ精遅延用の第１
の遅延構成要素に接続されており、隣接する超音波変換
器素子に対するそれぞれ所与の数の遅延構成要素が１つ
の共通の加算要素と接続されており、加算要素の出力信
号がディジタル粗遅延用の第２の遅延構成要素に供給さ
れており、また第２の遅延構成要素から出力された出力
信号が１つのディジタル加算要素に供給されており、そ
の出力端から像表示に用いられる１つの和信号が出力さ
れ、第２の遅延構成要素としてそれぞれ１つのメモリが
設けられており、その前に90゜だけ互いに位相をずらさ
れた所与の周波数のクロック信号により制御されている
２つのアナログ−ディジタル変換器が接続される。
また上述の目的を達成するため、本発明の他の１つにお
いては、超音波変換器素子の後にそれぞれ１つのTGC増
幅器及び１つのアナログ−ディジタル変換器モジュール
接続されており、アナログ−ディジタル変換器モジュー
ルの後にそれぞれ受信信号をディジタル精遅延するため
の第１の遅延構成要素が接続され、隣接する超音波変換
器素子に対するそれぞれ所与の数の遅延構成要素が共通
に１つの加算要素と接続され、個々の加算要素はそれぞ
れ第２の遅延構成要素を介して１つの共通の加算要素と
接続され、加算要素の出力信号が像表示のために用いら
れ、アナログ−ディジタル変換器モジュールは直角位相
法によるモジュールである。
いては、超音波変換器素子の後にそれぞれ１つのTGC増
幅器及び１つのアナログ−ディジタル変換器モジュール
接続されており、アナログ−ディジタル変換器モジュー
ルの後にそれぞれ受信信号をディジタル精遅延するため
の第１の遅延構成要素が接続され、隣接する超音波変換
器素子に対するそれぞれ所与の数の遅延構成要素が共通
に１つの加算要素と接続され、個々の加算要素はそれぞ
れ第２の遅延構成要素を介して１つの共通の加算要素と
接続され、加算要素の出力信号が像表示のために用いら
れ、アナログ−ディジタル変換器モジュールは直角位相
法によるモジュールである。
以下、３つの図面に示されている実施例により本発明を
一層詳細に説明する。
一層詳細に説明する。
特に医学撮像に利用される第１図による位相調整アレー
デバイスは、超音波信号の送信にも受信にも利用される
多数の個々の超音波変換器素子E1、E2、…E64から成っ
ている。第１図には位相調整アレーデバイススの受信部
のみが示されている。このようなデバイス内で、受信さ
れた超音波信号は冒頭に記載した高い精度で遅延されな
ければならない。アンテナ格子擾乱（グレーティング・
ローブ）の回避および十分な分解能の達成のために超音
波変換器素子の数は大きく選定されなければならない。
望ましい数はλ/2の素子間隔において64である。
デバイスは、超音波信号の送信にも受信にも利用される
多数の個々の超音波変換器素子E1、E2、…E64から成っ
ている。第１図には位相調整アレーデバイススの受信部
のみが示されている。このようなデバイス内で、受信さ
れた超音波信号は冒頭に記載した高い精度で遅延されな
ければならない。アンテナ格子擾乱（グレーティング・
ローブ）の回避および十分な分解能の達成のために超音
波変換器素子の数は大きく選定されなければならない。
望ましい数はλ/2の素子間隔において64である。
上記の位相精度を有する遅延を実現する際の費用をわず
かにとどめるため、第１図では、受信された超音波信号
に短い遅延および長い遅延が与えられている。それによ
り隣合う信号処理チャネルを一括することが可能であ
る。後で明らかになるように、第１図ではそれぞれ４つ
のチャネルが一括されている。
かにとどめるため、第１図では、受信された超音波信号
に短い遅延および長い遅延が与えられている。それによ
り隣合う信号処理チャネルを一括することが可能であ
る。後で明らかになるように、第１図ではそれぞれ４つ
のチャネルが一括されている。
第１図ではデバイスは混合された遅延方法、すなわちア
ナログ遅延およびディジタル遅延を含んでいる。すなわ
ちハイブリッドな方法である。アナログ遅延は精遅延で
あり、Ｘと記入されている範囲内に用いられている。こ
の範囲内Ｘには全体で64チャネルが設けられている。精
遅延は０と２λの間で行われる。範囲Ｘに、16チャネル
しか含んでいない１つの範囲Ｙが続いている。この範囲
Ｙ内には、深度に関係して調節可能な増幅器が設けられ
ている。範囲Ｙに、同じく16チャネルを含んでいる範囲
Ｚが続いている。ここでは長い遅延が行われる。
ナログ遅延およびディジタル遅延を含んでいる。すなわ
ちハイブリッドな方法である。アナログ遅延は精遅延で
あり、Ｘと記入されている範囲内に用いられている。こ
の範囲内Ｘには全体で64チャネルが設けられている。精
遅延は０と２λの間で行われる。範囲Ｘに、16チャネル
しか含んでいない１つの範囲Ｙが続いている。この範囲
Ｙ内には、深度に関係して調節可能な増幅器が設けられ
ている。範囲Ｙに、同じく16チャネルを含んでいる範囲
Ｚが続いている。ここでは長い遅延が行われる。
実験により、電子的扇形走査器による医学検査では６な
いし12μsecの範囲内の全遅延時間が必要であることが
判明している。今の場合、これらの値に基づいて範囲Ｘ
内の精遅延は０ないし600nsecの遅延を受け持ち、また
範囲Ｚ内の粗遅延は5.4ないし11.4μsecの遅延を受け持
つ。
いし12μsecの範囲内の全遅延時間が必要であることが
判明している。今の場合、これらの値に基づいて範囲Ｘ
内の精遅延は０ないし600nsecの遅延を受け持ち、また
範囲Ｚ内の粗遅延は5.4ないし11.4μsecの遅延を受け持
つ。
第１図では各超音波変換器素子E1ないしE64の後に固定
的な増幅率を有する１つの前置増幅器V1ないしV64が接
続されている。また、これらの前置増幅器V1ないしV64
の後にそれぞれ１つのマルチプレクサM1ないしM64が接
続されている。それぞれのマルチプレクサＭはそれぞれ
のブロックM1ないしM64により示されているように、制
御装置Ｃからクロックパルスを与えられ得る。マルチプ
レクサM1ないしM64にはそれぞれ１つのアナログ前遅延
要素T1ないしT64が対応付けられている。その遅延時
間、特に０ないし600nsecの範囲内、は付属のマルチプ
レクサM1ないしM64により設定され得る。遅延要素T1な
いしT64は特に複数個のタップ、たとえば16タップ、を
有するLC遅延線である。このようなLC遅延線は今の目的
に対して十分に精密な遅延を生ずる。
的な増幅率を有する１つの前置増幅器V1ないしV64が接
続されている。また、これらの前置増幅器V1ないしV64
の後にそれぞれ１つのマルチプレクサM1ないしM64が接
続されている。それぞれのマルチプレクサＭはそれぞれ
のブロックM1ないしM64により示されているように、制
御装置Ｃからクロックパルスを与えられ得る。マルチプ
レクサM1ないしM64にはそれぞれ１つのアナログ前遅延
要素T1ないしT64が対応付けられている。その遅延時
間、特に０ないし600nsecの範囲内、は付属のマルチプ
レクサM1ないしM64により設定され得る。遅延要素T1な
いしT64は特に複数個のタップ、たとえば16タップ、を
有するLC遅延線である。このようなLC遅延線は今の目的
に対して十分に精密な遅延を生ずる。
こうして、マルチプレクサM1ないしM64により精遅延が
ダイナミックに、すなわち各超音波走査線の受信の間に
切換可能である。こうしてダイナミックなフォーカシン
グが達成され得る。
ダイナミックに、すなわち各超音波走査線の受信の間に
切換可能である。こうしてダイナミックなフォーカシン
グが達成され得る。
それぞれ４つの隣合う超音波要素E1ないしE64の信号処
理は今の場合には一括されている。この目的でたとえば
遅延要素T1ないしT4は１つの共通の加算要素S1に接続さ
れている。同様に、たとえば遅延要素T61ないしT64も１
つの共通の加算要素S16に接続されている。その際に精
遅延は、それぞれ４つのこのような隣接要素を一括し得
るように、少なくとも20λの断続時間を含んでいる。こ
の２λは経済的に見出された値であり、位相調整アレー
原理によるたいていの超音波アプリケータに適用可能な
値である。４チャネルの代わりに、他の場合には、２、
６または８チャネルがそれぞれ一括されていてもよい。
加算要素S1ないしS16内でのそれぞれ４つの隣接チャネ
ルの信号の加算の後に、こうして得られた一括された受
信信号は、続いてAD変換器ダイナミックスを利用し得る
ように、それぞれ調節可能な増幅器TGC1ないしTGC16に
より深度に関係して増幅される。
理は今の場合には一括されている。この目的でたとえば
遅延要素T1ないしT4は１つの共通の加算要素S1に接続さ
れている。同様に、たとえば遅延要素T61ないしT64も１
つの共通の加算要素S16に接続されている。その際に精
遅延は、それぞれ４つのこのような隣接要素を一括し得
るように、少なくとも20λの断続時間を含んでいる。こ
の２λは経済的に見出された値であり、位相調整アレー
原理によるたいていの超音波アプリケータに適用可能な
値である。４チャネルの代わりに、他の場合には、２、
６または８チャネルがそれぞれ一括されていてもよい。
加算要素S1ないしS16内でのそれぞれ４つの隣接チャネ
ルの信号の加算の後に、こうして得られた一括された受
信信号は、続いてAD変換器ダイナミックスを利用し得る
ように、それぞれ調節可能な増幅器TGC1ないしTGC16に
より深度に関係して増幅される。
受信信号は直角位相法で、すなわち複素形態で走査され
る。
る。
第１図において、増幅器TGC1の出力信号は、１つのメモ
リおよびその前に接続されている２つのアナログ−ディ
ジタル変換器W1−１およびW1−２から成る１つの遅延要
素に与えられる。第１の変換器W1−１はたとえば冒頭に
記載したサンプリング周波数fa＝10.5M Hzに等しいクロ
ック周波数ｆを与えられている。第２の変換器W1−２は
同一のクロック周波数でクロックされているが、このク
ロック信号は第１の変換器W1−１のそれにくらべて90゜
だけずらされている。このことは、周波数をｆ（φ＝０
゜）またはｆ（φ＝90゜）と表示することにより、示さ
れている。両変換器は受信信号を実数部および虚数部に
分解する作用をする。その際に変換器W1−１は同相項ま
たはコサイン項を生じ、また変換器W1−２は直交項また
はサイン項を生ずる。後に接続されているメモリN1は好
ましくは１つのシフトレジスタである。このメモリは、
制御装置Ｃから相応の制御パルスを供給されて、たとえ
ばλ/8のステップで走査される。
リおよびその前に接続されている２つのアナログ−ディ
ジタル変換器W1−１およびW1−２から成る１つの遅延要
素に与えられる。第１の変換器W1−１はたとえば冒頭に
記載したサンプリング周波数fa＝10.5M Hzに等しいクロ
ック周波数ｆを与えられている。第２の変換器W1−２は
同一のクロック周波数でクロックされているが、このク
ロック信号は第１の変換器W1−１のそれにくらべて90゜
だけずらされている。このことは、周波数をｆ（φ＝０
゜）またはｆ（φ＝90゜）と表示することにより、示さ
れている。両変換器は受信信号を実数部および虚数部に
分解する作用をする。その際に変換器W1−１は同相項ま
たはコサイン項を生じ、また変換器W1−２は直交項また
はサイン項を生ずる。後に接続されているメモリN1は好
ましくは１つのシフトレジスタである。このメモリは、
制御装置Ｃから相応の制御パルスを供給されて、たとえ
ばλ/8のステップで走査される。
別の増幅器TGC2ないしTGC16の後に接続されている粗遅
延要素も同様に構成されている。すなわち全体として16
個のメモリN1ないしN16が存在している。これらは出力
側で共通に１つの加算要素Ａに接続されている。こうし
てメモリN1ないしN16は、その前に接続されているアナ
ログ−デイジタル変換器W1−１ないしW16−２と共同作
用して、長時間遅延の役割をする。それにより特に位相
調整アレーデバイスにおける揺動または偏向角度が設定
され得る。
延要素も同様に構成されている。すなわち全体として16
個のメモリN1ないしN16が存在している。これらは出力
側で共通に１つの加算要素Ａに接続されている。こうし
てメモリN1ないしN16は、その前に接続されているアナ
ログ−デイジタル変換器W1−１ないしW16−２と共同作
用して、長時間遅延の役割をする。それにより特に位相
調整アレーデバイスにおける揺動または偏向角度が設定
され得る。
加算要素Ａの出力信号は複素量であり、実数部ｉおよび
虚数部ｑから成っている。これらの両部から関係式（i2
＋q2）1/2により信号の絶対値が形成され、この絶対値
がスクリーン上に表示され得る。
虚数部ｑから成っている。これらの両部から関係式（i2
＋q2）1/2により信号の絶対値が形成され、この絶対値
がスクリーン上に表示され得る。
第２図には、同じく位相調整アレーデバイス内で遅延が
１つの精遅延（範囲Ｘ参照）および１つの粗遅延（範囲
Ｚ参照）に分割されている完全にディジタル化された実
施例が示されている。精遅延の範囲Ｘ内には今の実施例
でも64個のチャネルが設けられているが、それに続く粗
遅延範囲Ｚ内には16個の処理チャネルしか設けられてい
ない。
１つの精遅延（範囲Ｘ参照）および１つの粗遅延（範囲
Ｚ参照）に分割されている完全にディジタル化された実
施例が示されている。精遅延の範囲Ｘ内には今の実施例
でも64個のチャネルが設けられているが、それに続く粗
遅延範囲Ｚ内には16個の処理チャネルしか設けられてい
ない。
第２図によれば、64個の超音波変換器素子E1ないしE64
の後に（遅延を専らディジタルに実現する際）それぞれ
１つの深度補整増幅器TV1ないしTV64が接続されてい
る。この深度補整増幅器は調節可能であり、また第１図
の増幅器TGC1ないしTGC16に相当する。こうして各素子E
1ないしE64の受信信号が深度に関係して増幅される。受
信信号は次いで１つのアナログ−ディジタル変換器AD1
ないしAD64によりディジタル化される。このアナログ−
ディジタル変換器AD1ないしAD64は今の場合、第１図中
のそれよりも高い周波数で、たとえばλ/8で作動し得る
28M Hzの周波数ｆ′で使用される。しかしながら、この
ように高い周波数は、ECL（emitter coupled logicエミ
ッタ結合論理回路）技術による構成素子を使用しなけれ
ばならないことを意味する。すなわち今の場合、28M Hz
よりも高くてよい比較的高いサンプリング周波数でアナ
ログ−ディジタル変換が行われることを前提としてい
る。
の後に（遅延を専らディジタルに実現する際）それぞれ
１つの深度補整増幅器TV1ないしTV64が接続されてい
る。この深度補整増幅器は調節可能であり、また第１図
の増幅器TGC1ないしTGC16に相当する。こうして各素子E
1ないしE64の受信信号が深度に関係して増幅される。受
信信号は次いで１つのアナログ−ディジタル変換器AD1
ないしAD64によりディジタル化される。このアナログ−
ディジタル変換器AD1ないしAD64は今の場合、第１図中
のそれよりも高い周波数で、たとえばλ/8で作動し得る
28M Hzの周波数ｆ′で使用される。しかしながら、この
ように高い周波数は、ECL（emitter coupled logicエミ
ッタ結合論理回路）技術による構成素子を使用しなけれ
ばならないことを意味する。すなわち今の場合、28M Hz
よりも高くてよい比較的高いサンプリング周波数でアナ
ログ−ディジタル変換が行われることを前提としてい
る。
ディジタル素子、特にバス線の費用を低減するため、第
２図の純粋にディジタルな方法では64個のシフトレジス
タVLないしVL64による精遅延と16個のシフトレジスタVR
1ないしVR16による粗遅延とが行われる。上記のシフト
レジスタVL1ないしVL64およびVR1ないしVR16は特に可変
の長さを有するシフトレジスタである。その際、たとえ
ばシフトレジスタVL1ないしVL64の各々は全体で16ステ
ップを含んでいてよく、またシフトレジスタVR1ないしV
R16の各々はこの16ステップの４倍のステップを含んで
いてよい。換言すれば、両シフトレジスタ形式内に同一
の基本モジュールが使用され得る。
２図の純粋にディジタルな方法では64個のシフトレジス
タVLないしVL64による精遅延と16個のシフトレジスタVR
1ないしVR16による粗遅延とが行われる。上記のシフト
レジスタVL1ないしVL64およびVR1ないしVR16は特に可変
の長さを有するシフトレジスタである。その際、たとえ
ばシフトレジスタVL1ないしVL64の各々は全体で16ステ
ップを含んでいてよく、またシフトレジスタVR1ないしV
R16の各々はこの16ステップの４倍のステップを含んで
いてよい。換言すれば、両シフトレジスタ形式内に同一
の基本モジュールが使用され得る。
シフトレジスタVL1ないしVL64の機能は第１図のマルチ
プレクサM1ないしM64および時間遅延要素T1ないしR64の
組み合わせの機能に相当する。それぞれ隣合う超音波変
換器素子、たとえばE1ないしE4に属する４つのこのよう
なシフトレジスタ、たとえばVL1ないしVL4はそれぞれ共
通に１つの加算要素S1ないしS16に接続されている。そ
れぞれ４つのチャネルを一括する代わりに、他の数、た
とえば８つのチャネルが選択されてもよい。個々のシフ
トレジスタVL1ないしVL64の遅延時間は、特にダイナミ
ックなフォーカシングを達成するため、１つの超音波走
査線の受信中に計算機により制御されて変更され得る。
この目的でそれらの制御入力端は１つの制御装置Ｃ″と
接続されている。
プレクサM1ないしM64および時間遅延要素T1ないしR64の
組み合わせの機能に相当する。それぞれ隣合う超音波変
換器素子、たとえばE1ないしE4に属する４つのこのよう
なシフトレジスタ、たとえばVL1ないしVL4はそれぞれ共
通に１つの加算要素S1ないしS16に接続されている。そ
れぞれ４つのチャネルを一括する代わりに、他の数、た
とえば８つのチャネルが選択されてもよい。個々のシフ
トレジスタVL1ないしVL64の遅延時間は、特にダイナミ
ックなフォーカシングを達成するため、１つの超音波走
査線の受信中に計算機により制御されて変更され得る。
この目的でそれらの制御入力端は１つの制御装置Ｃ″と
接続されている。
加算要素S1ないしS16により、この場合にも、それぞれ
予め定められた数のデータチャネルが一括されている。
予め定められた数のデータチャネルが一括されている。
個々の加算要素S1ないしS16の出力端は、両遅延の長い
ほうを生ずるそれぞれ１つの対応付けられているシフト
レジスタVR1ないしVR16を介して、加算要素AGLと接続さ
れている。
ほうを生ずるそれぞれ１つの対応付けられているシフト
レジスタVR1ないしVR16を介して、加算要素AGLと接続さ
れている。
この加算要素は個々の一括され遅延された信号を加算す
る。その出力端には、第１図の場合の出力信号にくらべ
て周波数の高い出力信号ｓ′が生ずる。この周波数の高
い出力信号ｓ′は絶対値に相当し、像表示のために使用
され得る。しかし、この周波数の高い出力信号ｓ′から
信号の両部ｉおよびｑを導き出すこともできる。
る。その出力端には、第１図の場合の出力信号にくらべ
て周波数の高い出力信号ｓ′が生ずる。この周波数の高
い出力信号ｓ′は絶対値に相当し、像表示のために使用
され得る。しかし、この周波数の高い出力信号ｓ′から
信号の両部ｉおよびｑを導き出すこともできる。
第２図による実施例でも、遅延の精密な設定および制御
が可能である。この場合にも揺動は、加算要素AGLの直
前に接続されている粗遅延用の遅延要素、すなわちVR1
ないしVR16を介して設定され得る。
が可能である。この場合にも揺動は、加算要素AGLの直
前に接続されている粗遅延用の遅延要素、すなわちVR1
ないしVR16を介して設定され得る。
第２図による実施例において、直角位相法によりデイジ
タル化を行う場合には、アナログ・デイジタル変換器AD
1ないしAD64を第１図のアナログ・デイジタル変換器W1
−１、W1−２ないしW16−１、W16−２のようにAD1−
１、AD1−２ないしAD64−１、AD64−２に置き換え、シ
フトレジスタVL1ないしVL64を第１図のシフトレジスタ
Ｎ、加算要素S1ないしS16を第１図の加算要素Ａに対応
して動作させることにより、加算要素S1ないしS16に実
数部ｉと虚数部ｑが出力として得られ、それらは別々に
シフトレジスタVR1ないしVR16に導かれ、加算要素AGLの
出力端に実数部出力ｉと虚数部出力ｑが得られ、それら
から像信号ｓ′が形成される。
タル化を行う場合には、アナログ・デイジタル変換器AD
1ないしAD64を第１図のアナログ・デイジタル変換器W1
−１、W1−２ないしW16−１、W16−２のようにAD1−
１、AD1−２ないしAD64−１、AD64−２に置き換え、シ
フトレジスタVL1ないしVL64を第１図のシフトレジスタ
Ｎ、加算要素S1ないしS16を第１図の加算要素Ａに対応
して動作させることにより、加算要素S1ないしS16に実
数部ｉと虚数部ｑが出力として得られ、それらは別々に
シフトレジスタVR1ないしVR16に導かれ、加算要素AGLの
出力端に実数部出力ｉと虚数部出力ｑが得られ、それら
から像信号ｓ′が形成される。
本発明により得られる利点は、固定的なモジュール固有
の遅延時間（許容差）を有するモジュールおよびディジ
タルメモリ、特にシフトレジスタ、の使用によりそのつ
どの制御角度が非常に精密に設定され得ることである。
位相調整アレーデバイスが長時間使用後にドリフトを生
ずるおそれもない。制御角度の設定の際の高い精度によ
りフォーカシングの際の高い精度、従ってまた高い分解
能も得られる。このことは受信時の同時フォーカシング
の応用の際に特に重要である。
の遅延時間（許容差）を有するモジュールおよびディジ
タルメモリ、特にシフトレジスタ、の使用によりそのつ
どの制御角度が非常に精密に設定され得ることである。
位相調整アレーデバイスが長時間使用後にドリフトを生
ずるおそれもない。制御角度の設定の際の高い精度によ
りフォーカシングの際の高い精度、従ってまた高い分解
能も得られる。このことは受信時の同時フォーカシング
の応用の際に特に重要である。
第１図はアナログ遅延にもディジタル遅延にも使用され
得る第１の実施例の回路図、第２図は完全にディジタル
化された遅延が行われる第２の実施例の回路図である。 Ａ……加算要素、Ｃ〜Ｃ″……制御装置、E1〜E64……
超音波変換器素子、M1〜M64……マルチプレクサ、N1〜N
16……メモリ、T1〜T64……遅延要素、S1〜S16……加算
要素、TGC1〜TGC16……増幅器、TV1〜TV64……深度補償
増幅器、V1〜V64……前置増幅器、VL1〜VL64、VR1〜VR1
6……シフトレジスタ、W1−１〜W16−２……アナログ−
ディジタル変換器。
得る第１の実施例の回路図、第２図は完全にディジタル
化された遅延が行われる第２の実施例の回路図である。 Ａ……加算要素、Ｃ〜Ｃ″……制御装置、E1〜E64……
超音波変換器素子、M1〜M64……マルチプレクサ、N1〜N
16……メモリ、T1〜T64……遅延要素、S1〜S16……加算
要素、TGC1〜TGC16……増幅器、TV1〜TV64……深度補償
増幅器、V1〜V64……前置増幅器、VL1〜VL64、VR1〜VR1
6……シフトレジスタ、W1−１〜W16−２……アナログ−
ディジタル変換器。
フロントページの続き (56)参考文献 特開 昭58−141142（ＪＰ，Ａ) 実開 昭58−89007（ＪＰ，Ｕ) 実開 昭57−14067（ＪＰ，Ｕ)
Claims (4)
- 【請求項１】対象物の超音波走査に用いられ、複数個の
超音波変換器素子を有し、超音波変換器素子に遅延構成
要素が少なくとも受信の場合に対して対応付けられてい
る位相調整アレーデバイスにおいて、超音波変換器素子
（E1〜E64）が受信信号のアナログ精遅延用の第１の遅
延構成要素（M1、T1〜M64、T64）に接続されており、隣
接する超音波変換器素子（E1〜E64）に対するそれぞれ
所与の数の遅延構成要素（M1、T1〜M64、T64）が１つの
共通の加算要素（S1〜S16）と接続されており、加算要
素（S1〜S16）の出力信号がディジタル粗遅延用の第２
の遅延構成要素（W1−１、W1−２、N1〜W16−１、W16−
２、N16;W1、N1〜W16、N16）に供給されており、また第
２の遅延構成要素（W1−１、W1−２、N1〜W16−１、W16
−２、N16;W1、N1〜W16、N16）から出力された出力信号
が１つのディジタル加算要素（Ａ、AG）に供給されてお
り、その出力端から像表示に用いられる１つの和信号
（ｉ、q;s）が出力され、第２の遅延構成要素としてそ
れぞれ１つのメモリ（N1〜N16）が設けられており、そ
の前に90゜だけ互いに位相をずらされた所与の周波数
（ｆ（φ＝０゜）、ｆ（φ＝90゜））のクロック信号に
より制御されている２つのアナログ−ディジタル変換器
（W1−１、W1−２〜W16−１、W16−２）が接続されてい
ることを特徴とする位相調整アレーデバイス。 - 【請求項２】第１の遅延構成要素としてそれぞれ１つの
マルチプレクサ（M1M64）と、それにより制御されるL
C遅延線（T1T64）とが設けられていることを特徴とす
る特許請求の範囲第１項記載の位相調整アレーデバイ
ス。 - 【請求項３】対象物の超音波走査に用いられ、複数個の
超音波変換器素子を有し、超音波変換器素子に遅延構成
要素が少なくとも受信の場合に対して対応付けられてい
る位相調整アレーデバイスにおいて、超音波変換器素子
（E1〜E64）の後にそれぞれ１つのTGC増幅器（TV1〜TV6
4）及び１つのアナログ−ディジタル変換器モジュール
（AD1〜AD64）が接続されており、アナログ−ディジタ
ル変換器モジュール（AD1〜AD64）の後にそれぞれ受信
信号をディジタル精遅延するための第１の遅延構成要素
（VL1〜VL64）が接続され、隣接する超音波変換器素子
（E1〜E64）に対するそれぞれ所与の数の遅延構成要素
（VL1〜VL64）が共通に１つの加算要素（S1〜S16）と接
続され、個々の加算要素（S1〜S16）はそれぞれ第２の
遅延構成要素（VR1〜VR16）を介して１つの共通の加算
要素（AGL）と接続され、加算要素の出力信号（ｓ′）
が像表示のために用いられ、アナログ−ディジタル変換
器モジュール（AD1〜AD64）は直角位相法によるモジュ
ールであることを特徴とする位相調整アレーデバイス。 - 【請求項４】遅延構成要素（VL1〜VL64、VR1〜VR16）が
可変の長さを有するシフトレジスタであることを特徴と
する特許請求の範囲第３項記載の位相調整アレーデバイ
ス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19843425705 DE3425705A1 (de) | 1984-07-12 | 1984-07-12 | Phased-array-geraet |
| DE3425705.5 | 1984-07-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6151560A JPS6151560A (ja) | 1986-03-14 |
| JPH0778492B2 true JPH0778492B2 (ja) | 1995-08-23 |
Family
ID=6240486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60149879A Expired - Fee Related JPH0778492B2 (ja) | 1984-07-12 | 1985-07-08 | 位相調整アレ−デバイス |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4829491A (ja) |
| EP (1) | EP0170072B1 (ja) |
| JP (1) | JPH0778492B2 (ja) |
| AT (1) | ATE46783T1 (ja) |
| DE (2) | DE3425705A1 (ja) |
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| DE3920705A1 (de) * | 1989-06-24 | 1991-01-10 | Honeywell Elac Nautik Gmbh | Digitaler richtungsbildner |
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