JPH0778467A

JPH0778467A - 画像データメモリとそのアクセス方法

Info

Publication number: JPH0778467A
Application number: JP6151851A
Authority: JP
Inventors: Hiroyuki Yamauchi; 寛行山内; Kazuhiro Matsuyama; 和弘松山
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1993-07-14
Filing date: 1994-07-04
Publication date: 1995-03-20
Anticipated expiration: 2016-07-16
Also published as: JP3188593B2

Abstract

(57)【要約】【目的】奇数フィールドと偶数フィールドとで構成さ
れた１フレームの画像データを格納するための画像デー
タメモリのアクセス速度を向上させる。【構成】画像データメモリを２バンク構成とし、奇数
フィールドデータのみをＡバンク１１に、偶数フィール
ドデータのみをＢバンク２１に各々格納し、かつ該Ａ，
Ｂ両バンク１１，２１を互いに独立にアクセスできるよ
うにロウデコーダ１３，２３、コラムデコーダ１６，２
６などの周辺回路を設ける。一方のバンクをページモー
ドでアクセスしている間に他方のバンクをプリチャージ
しながらＡ，Ｂ両バンク１１，２１を交互にアクセスす
ることにより、高速フレームアクセスを実現する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、奇数フィールドと偶数
フィールドとで構成された１フレームの画像データを格
納するための画像データメモリと、そのアクセス方法に
関するものである。

【０００２】

【従来の技術】従来、画像データの格納に汎用のＤＲＡ
Ｍ（ダイナミック・ランダムアクセスメモリ）が用いら
れてきた。

【０００３】従来の画像データメモリ（ＤＲＡＭ）への
データ格納の様子を図２８に示す。ＤＲＡＭ１０１に
は、１フレームの画素データが格納されている。各画素
データは例えば８ビット（２５６階調）で構成される。
１本の走査線に対応した１ワードを構成する複数の画素
データは、互いに同一のロウアドレスで指定されるよう
に１本のワード線上に格納される。１フレームデータ
は、複数ワードの画素データで構成され、かつインター
レース方式に対応して奇数フィールドデータと偶数フィ
ールドデータとに分けられる。しかも、奇数フィールド
データと偶数フィールドデータとは、互いに隣接するワ
ードに格納されている。例えば、奇数フィールドデータ
のうちの１番目のラインデータ（奇１）の隣接ワードに
偶数フィールドデータのうちの１番目のラインデータ
（偶１）が配置され、後者の隣接ワードに奇数フィール
ドデータのうちの２番目のラインデータ（奇２）が配置
されるという具合である。

【０００４】プロセッサによる画像データの高速処理の
ためには、ＤＲＡＭ１０１から個々の画素データを高速
に読み出す必要がある。このため、１画素データ毎にコ
ラムアドレスを供給しなければならない通常モードのア
クセスではなく、１ワード中のアクセス先頭画素データ
のコラムアドレスのみを供給すればよいページモードの
アクセスが採用される。後者のページモードアクセスを
採用すれば、コラムアドレスの連続自動生成によってＤ
ＲＡＭ１０１のアクセスが高速化される。

【０００５】また、画像の圧縮や伸張のためには、図２
８に示すように、ＤＲＡＭ１０１中の全画素データのう
ちＮライン×ｎ画素の大きさ（Ｎ，ｎは任意）を有する
矩形領域（ブロック）中の画素データをプロセッサが高
速に読み出す必要がある。しかも、該ブロック中の奇数
フィールドデータと偶数フィールドデータとの双方のラ
インデータ（例えば奇１、偶１、奇２、偶２、…）を順
次アクセスするフレームアクセスモードと、該ブロック
中の奇数フィールドのみ（例えば奇１、奇２、…）又は
偶数フィールドのみ（例えば偶１、偶２、…）を順次ア
クセスするフィールドアクセスモードとが存在する。

【０００６】図２９（ａ）〜（ｃ）は、それぞれフレー
ムアクセス、奇数フィールドアクセス及び偶数フィール
ドアクセスの各モードにおける図２８のＤＲＡＭ１０１
のアクセス手順を示す図である。

【０００７】図２９（ａ）によれば、ＤＲＡＭ１０１中
のＮライン×ｎ画素の大きさのブロックのフレームアク
セスに要する時間Ｔ_fxは、Ｔ_fx＝Ｎ×（ｔ_PC×ｎ）＋Ｎ×ｔ_RC （１ａ）で表せる。ここに、ｔ_PCはページモードにおける１画素
当りのアクセス時間であり、ｔ_RCはプリチャージ時間で
ある。プリチャージ時間ｔ_RCは、ロウアドレスを変更す
る毎に、すなわち１ワード（１ライン）毎に必要であ
る。

【０００８】図２９（ｂ）及び（ｃ）によれば、ＤＲＡ
Ｍ１０１中のＮライン×ｎ画素の大きさのブロックの奇
数フィールドアクセスに要する時間Ｔ_oxと、偶数フィー
ルドアクセスに要する時間Ｔ_exとは、Ｔ_ox＝（Ｎ／２）×（ｔ_PC×ｎ）＋（Ｎ／２）×ｔ_RC （１ｂ）Ｔ_ex＝（Ｎ／２）×（ｔ_PC×ｎ）＋（Ｎ／２）×ｔ_RC （１ｃ）でそれぞれ表せる。

【０００９】さて、日経マイクロデバイス１９９２年４
月号の記事「ＤＲＡＭ新時代動作周波数は１００ＭＨ
ｚ超へ」（１５８頁〜１６１頁）は、シンクロナスＤＲ
ＡＭに関するものである。シンクロナスＤＲＡＭは、マ
イクロプロセッサ（ＭＰＵ）の動作速度と汎用ＤＲＡＭ
のアクセス時間とのギャップを埋めるべく高速のＤＲＡ
Ｍとして登場してきたものである。シンクロナスＤＲＡ
Ｍに２バンク構成を採用すれば、一方のバンクをアクセ
スしている間に他方のバンクをプリチャージしながら、
両バンクを交互にアクセスできる。これによりプリチャ
ージ時間が隠されることが知られている。

【００１０】

【発明が解決しようとする課題】上記のとおり、従来の
画像データメモリは、１つの画像中の画素配置をそのま
ま保持した形式で画素データを格納する構成であったの
で、フレームアクセス及び奇数／偶数フィールドアクセ
スのいずれの場合にも、ロウアドレスを変更する毎にプ
リチャージ時間ｔ_RCを必要とした。プリチャージ時間ｔ
_RCの間は画素データの読み出しが行なわれないので、高
速のページモードアクセスを採用しても従来の画像デー
タメモリのアクセス速度の向上には多くを望めなかっ
た。

【００１１】本発明の目的は、奇数フィールドと偶数フ
ィールドとで構成された１フレームの画像データを格納
するための画像データメモリのアクセス速度を向上させ
ることにある。

【００１２】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、画像データメモリを少なくとも２バンク
の構成とし、各バンクへの画素データの格納の仕方を工
夫したものである。

【００１３】フレームアクセスの高速化のためには、奇
数フィールドデータを第１のバンクに、偶数フィールド
データを第２のバンクに各々格納する。

【００１４】フレームアクセス及び奇数／偶数フィール
ドアクセスの高速化のためには、奇数フィールドデータ
のうちの奇数番目のラインデータと偶数フィールドデー
タのうちの偶数番目のラインデータとを第１のバンク
に、偶数フィールドデータのうちの奇数番目のラインデ
ータと奇数フィールドデータのうちの偶数番目のライン
データとを第２のバンクに各々格納する。ただし、フレ
ームアクセスモードにおいてラインデータの正しいアク
セス順序が確保されるように、偶数フィールドデータの
うちの偶数番目のラインデータを一時保持するためのバ
ッファメモリを画像データメモリの外部に設ける。

【００１５】４バンク構成を採用する場合には、フレー
ムアクセス及び奇数／偶数フィールドアクセスの高速化
のために、奇数フィールドデータのうちの奇数番目のラ
インデータを第１のバンクに、偶数フィールドデータの
うちの奇数番目のラインデータを第２のバンクに、奇数
フィールドデータのうちの偶数番目のラインデータを第
３のバンクに、偶数フィールドデータのうちの偶数番目
のラインデータを第４のバンクに各々格納する。

【００１６】１ワード中に含まれる画素データ数の増大
が許容される場合には２バンク構成を採用し、かつフレ
ームアクセス及び奇数／偶数フィールドアクセスの高速
化のために、奇数フィールドデータのうちの奇数番目の
ラインデータと偶数フィールドデータのうちの奇数番目
のラインデータとを第１のバンクの同一ワード線上に、
奇数フィールドデータのうちの偶数番目のラインデータ
と偶数フィールドデータのうちの偶数番目のラインデー
タとを第２のバンクの同一ワード線上に各々格納する。

【００１７】また、矩形領域アクセス（ブロックアクセ
ス）の更なる高速化のためには、コラムアドレスのみな
らずロウアドレスをも連続自動生成することとする。

【００１８】

【作用】本発明によれば、１つのバンクをアクセスして
いる間に他のバンクをプリチャージすることにより、従
来ロウアドレスを変更する毎に必要であったプリチャー
ジ時間ｔ_RCが削減され、ラインデータの間断のないアク
セスが実現する。

【００１９】また、ロウアドレスの連続自動生成によ
り、１ワード毎に外部からロウアドレスを取り込む必要
がなくなり、ブロックアクセスの速度が更に向上する。

【００２０】

【実施例】以下、図面を参照しながら本発明の実施例を
説明する。

【００２１】（実施例１）図１は、本発明の第１の実施
例に係る２バンク構成の画像データメモリとしての１チ
ップのＤＲＡＭのブロック図である。図１のＤＲＡＭ
は、１フレームデータ中の奇数フィールドデータ（奇
１、奇２、奇３、奇４、…）のみを格納するためのＡバ
ンクのメモリセルアレイ１１と、偶数フィールドデータ
（偶１、偶２、偶３、偶４、…）のみを格納するための
Ｂバンクのメモリセルアレイ２１とを備えている。Ａ，
Ｂ両バンク１１，２１の各々において、１本の走査線に
対応するラインデータは１本のワード線上に格納され
る。１２，１３，１４，１５，１６は、各々Ａバンク１
１のための周辺回路として設けられたロウアドレスバッ
ファ、ロウデコーダ、コラムアドレスバッファ、コラム
アドレスカウンタ及びコラムデコーダである。２２，２
３，２４，２５，２６は、各々Ｂバンク２１のための周
辺回路として設けられたロウアドレスバッファ、ロウデ
コーダ、コラムアドレスバッファ、コラムアドレスカウ
ンタ及びコラムデコーダである。

【００２２】ＡＸ，ＡＹは、各々Ａバンク１１をアクセ
スするために外部から供給されるロウアドレス及びコラ
ムアドレスである。ロウアドレスＡＸは、ロウアドレス
バッファ１２に取り込まれる。取り込まれたロウアドレ
スＡＸは、Ａバンク１１のワード線のうちの１本を選択
するように、ロウデコーダ１３によってデコードされ
る。コラムアドレスＡＹは、コラムアドレスバッファ１
４に取り込まれる。コラムアドレスカウンタ１５は、取
り込まれたコラムアドレスＡＹを初期値として、ページ
モードアクセスを実現するようにコラムデコーダ１６の
入力コラムアドレスを順次インクリメントする。コラム
デコーダ１６は、ロウデコーダ１３によって選択された
１ラインデータの中から個々の画素データを選択する。

【００２３】ＢＸ，ＢＹは、各々Ａバンク１１とは独立
にＢバンク２１をアクセスするために外部から供給され
るロウアドレス及びコラムアドレスである。ロウアドレ
スバッファ２２、ロウデコーダ２３、コラムアドレスバ
ッファ２４、コラムアドレスカウンタ２５及びコラムデ
コーダ２６の各々の機能は、Ａバンク１１の場合と同様
である。更に、従来のＤＲＡＭと同様に、ロウアドレス
・ストローブ（ /ＲＡＳ）、コラムアドレス・ストロー
ブ（ /ＣＡＳ）及びライトイネーブル（ /ＷＥ）の各信
号（不図示）が外部から供給される。

【００２４】さて、図２８で説明したＮライン×ｎ画素
の大きさ（Ｎ，ｎは任意）を有するブロック中の画素デ
ータは、本実施例では図１に示すように、Ａバンク１１
とＢバンク２１とに２分割された状態で格納されてい
る。図２（ａ）〜（ｄ）は、図１のＤＲＡＭのフレーム
アクセスモードにおける１ブロック中の画素データの読
み出し方法を示すタイミング図である。図示したよう
に、 /ＲＡＳの立ち下がりタイミングでＡバンク１１の
ためのロウアドレスＡＸがロウアドレスバッファ１２に
取り込まれる。次に、 /ＣＡＳの立ち下がりタイミング
でＡバンク１１のためのコラムアドレスＡＹがコラムア
ドレスバッファ１４に取り込まれる。そして、コラムア
ドレスカウンタ１５によるページモード動作により、Ａ
バンク１１から１ラインデータ（奇１）のｎ個の画素デ
ータが順次高速に読み出される。このようにしてＡバン
ク１１から１ラインデータ（奇１）を読み出している間
に、Ｂバンク２１のプリチャージが完了する。また、次
の /ＲＡＳの立ち下がりタイミングでＢバンク２１のた
めのロウアドレスＢＸをロウアドレスバッファ２２に取
り込み、次の /ＣＡＳの立ち下がりタイミングでＢバン
ク２１のためのコラムアドレスＢＹをコラムアドレスバ
ッファ２４に取り込む。これにより、Ａバンク１１から
の１ラインデータの読み出し終了後に間断なくＢバンク
２１から次の１ラインデータ（偶１）のｎ個の画素デー
タをページモードで高速に読み出せる。

【００２５】図３（ａ）〜（ｃ）は、それぞれフレーム
アクセス、奇数フィールドアクセス及び偶数フィールド
アクセスの各モードにおける図１のＤＲＡＭのアクセス
手順を示す図である。

【００２６】図３（ａ）によれば、Ｎライン×ｎ画素の
大きさのブロックのフレームアクセスに要する時間Ｔ_f1
は、Ｔ_f1＝Ｎ×（ｔ_PC×ｎ）（２ａ）で表せる。ここに、ｔ_PCはページモードにおける１画素
当りのアクセス時間である。式（２ａ）のＴ_f1を式（１
ａ）で表された従来のＴ_fxと比較すれば、所要時間がＮ
×ｔ_RC（ｔ_RC：プリチャージ時間）だけ低減され、アク
セス速度が向上することが分かる。つまり、本実施例に
よれば、奇数フィールドデータをＡバンク１１に、偶数
フィールドデータをＢバンク２１に各々格納し、Ａ，Ｂ
両バンク１１，２１のうちの一方のバンクをアクセスし
ている間に他方のバンクをプリチャージしながら該両バ
ンク１１，２１を交互にアクセスする構成を採用したの
で、高速のフレームアクセスが実現する。

【００２７】ただし、図３（ｂ）及び（ｃ）に示すよう
に、奇数／偶数フィールドアクセスモードでは、Ａバン
ク１１のみ又はＢバンク２１のみがアクセスされるの
で、ロウアドレス（ＡＸ又はＢＸ）を変更する毎にプリ
チャージ時間ｔ_RCがやはり必要である。つまり、Ｎライ
ン×ｎ画素の大きさのブロックの奇数フィールドアクセ
スに要する時間Ｔ_o1と、偶数フィールドアクセスに要す
る時間Ｔ_e1とは、Ｔ_o1＝（Ｎ／２）×（ｔ_PC×ｎ）＋（Ｎ／２）×ｔ_RC （２ｂ）Ｔ_e1＝（Ｎ／２）×（ｔ_PC×ｎ）＋（Ｎ／２）×ｔ_RC （２ｃ）でそれぞれ表され、アクセス速度の改善はみられない。

【００２８】（実施例２）図４は、本発明の第２の実施
例に係る２バンク構成の画像データメモリとしての１チ
ップのＤＲＡＭのブロック図である。図４のＤＲＡＭ
は、図１のＤＲＡＭにおいてアクセスすべきＡバンク１
１内のワードの相対位置とＢバンク２１内のワードの相
対位置とが一致することに着目して、ロウアドレスの供
給方法を変更したものである。図４において、３１は
Ａ，Ｂ両バンク１１，２１に共通のロウアドレスバッフ
ァ、３２はインバータ、３３は遅延回路である。なお、
１フレームデータ中の奇数フィールドデータ（奇１、奇
２、奇３、奇４、…）のみをＡバンク１１に、偶数フィ
ールドデータ（偶１、偶２、偶３、偶４、…）のみをＢ
バンク２１に各々格納する点は、図１のＤＲＡＭの場合
と同じである。

【００２９】ＡＸは、Ａ，Ｂ両バンク１１，２１をアク
セスするために外部から供給される共通のロウアドレス
である。供給されたロウアドレスＡＸは、ロウアドレス
バッファ３１に取り込まれる。取り込まれたロウアドレ
スＡＸは、図１の場合と同様に、Ａバンク１１のための
ロウデコーダ１３によってデコードされる。また、ロウ
アドレスバッファ３１に取り込まれたロウアドレスＡＸ
の最下位ビット（ＬＳＢ）は、インバータ３２及び遅延
回路３３を介して、Ｂバンク２１のためのロウデコーダ
２３に入力される。該ロウアドレスＡＸのうちの最下位
ビットを除く全てのビットは、Ｂバンク２１のためのロ
ウデコーダ２３に直接入力される。

【００３０】図５（ａ）〜（ｄ）は、図４のＤＲＡＭの
フレームアクセスモードにおけるＮライン×ｎ画素の大
きさの１ブロック中の画素データの読み出し方法を示す
タイミング図である。図示したように、 /ＲＡＳの立ち
下がりタイミングでＡ，Ｂ両バンク１１，２１のための
ロウアドレスＡＸがロウアドレスバッファ３１に取り込
まれる。取り込まれたロウアドレスＡＸ（最下位ビット
を含む。）はロウデコーダ１３によってデコードされ、
該ロウデコーダ１３によりＡバンク１１のワード線のう
ちの１本が選択される。一方、Ｂバンク２１のためのロ
ウデコーダ２３は、遅延回路３３の構成で決定される一
定時間（例えば数ｎｓ）後に、Ｂバンク２１のワード線
のうちの１本を選択する。つまり、２つのロウデコーダ
１３，２３、インバータ３２及び遅延回路３３で構成さ
れるワード線選択回路３５のはたらきにより、Ａバンク
１１を選択するためのロウアドレスＡＸをロウアドレス
バッファ３１に供給するだけで、Ｂバンク２１の選択の
ための最下位ビットのみが異なるロウアドレスが一定の
遅延をもって自動生成されるのである。したがって、図
５（ａ）〜（ｄ）に示すように、 /ＣＡＳの立ち下がり
タイミングでＡバンク１１のためのコラムアドレスＡＹ
を供給した後、 /ＲＡＳを立ち下げることなく次の /Ｃ
ＡＳの立ち下がりタイミングでＢバンク２１のためのコ
ラムアドレスＢＹを供給すれば、図１のＤＲＡＭの場合
と同様に、フレームアクセスモードにおいてＡ，Ｂ両バ
ンク１１，２１を各々ページモードで間断なくアクセス
することができる。

【００３１】本実施例によれば、Ｎライン×ｎ画素の大
きさのブロックのフレームアクセスに要する時間Ｔ_f2、
奇数フィールドアクセスに要する時間Ｔ_o2及び偶数フィ
ールドアクセスに要する時間Ｔ_e2は、Ｔ_f2＝Ｎ×（ｔ_PC×ｎ）（３ａ）Ｔ_o2＝（Ｎ／２）×（ｔ_PC×ｎ）＋（Ｎ／２）×ｔ_RC （３ｂ）Ｔ_e2＝（Ｎ／２）×（ｔ_PC×ｎ）＋（Ｎ／２）×ｔ_RC （３ｃ）でそれぞれ表され、高速のフレームアクセスが実現す
る。しかも、本実施例によれば、図１の場合とは違って
Ｂバンク２１のみのためのロウアドレスＢＸを供給する
必要がないので、Ａバンク１１のためのコラムアドレス
ＡＹの供給タイミングとＢバンク２１のためのコラムア
ドレスＢＹの供給タイミングとの間に余裕を持たせるこ
とができる。

【００３２】（実施例３）図６は、本発明の第３の実施
例に係る２バンク構成の画像データメモリ（ＤＲＡＭ）
を備えたシステムのブロック図である。この画像データ
メモリシステムは、高速のフレームアクセスのみならず
奇数／偶数フィールドアクセスの高速化をも実現したも
のであって、１チップのＤＲＡＭ４０と、プロセッサ５
０とを備えている。

【００３３】ＤＲＡＭ４０は、フレームデータ中の奇数
フィールドデータのうちの奇数番目のラインデータ（奇
１、奇３、…）と偶数フィールドデータのうちの偶数番
目のラインデータ（偶２、偶４、…）とを格納するため
のＡバンクのメモリセルアレイ４１と、偶数フィールド
データのうちの奇数番目のラインデータ（偶１、偶３、
…）と奇数フィールドデータのうちの偶数番目のライン
データ（奇２、奇４、…）とを格納するためのＢバンク
のメモリセルアレイ４２とを備えている。第１及び第２
の実施例の場合と同様に本実施例でも、Ａ，Ｂ両バンク
４１，４２の各々において、１本の走査線に対応するラ
インデータは１本のワード線上に格納される。ただし、
Ａバンク４１におけるラインデータの格納順序は「奇
１、偶２、奇３、偶４、…」であり、Ｂバンク４２では
「偶１、奇２、偶３、奇４、…」である。また、ＤＲＡ
Ｍ４０のチップ上には、図１と同様の周辺回路（図示省
略）が更に設けられている。これにより、Ａ，Ｂ両バン
ク４１，４２のうちの一方のバンクをアクセスしている
間に他方のバンクをプリチャージしながら、該両バンク
４１，４２を交互にアクセスすることができる。

【００３４】プロセッサ５０は、ＣＰＵ（中央処理装
置）５１と、ＳＲＡＭ（スタティック・ランダムアクセ
スメモリ）５２と、ＤＭＡＣ（ダイレクトメモリアクセ
ス・コントローラ）５３とを備えている。ＳＲＡＭ５２
は、最大１ラインデータを一時格納するための高速アク
セスが可能な小容量のバッファメモリである。ＤＭＡＣ
５３は、ＤＲＡＭ４０とＳＲＡＭ５２との間のデータの
ＤＭＡ転送の制御を司るものである。ＣＰＵ５１は、Ｄ
ＲＡＭ４０にロウアドレス及びコラムアドレスを供給す
ることにより、該ＤＲＡＭ４０との間のデータ授受を実
行する。ただし、ＤＭＡ転送の場合にはＤＲＡＭ４０へ
のアドレス供給をＤＭＡＣ５３が司る。

【００３５】さて、図２８で説明したＮライン×ｎ画素
の大きさを有するブロック中の画素データは、本実施例
でも図６に示すように、Ａバンク４１とＢバンク４２と
に２分割された状態で格納されている。図７は、図６の
ＤＲＡＭ４０の各アクセスモード（フレームアクセスモ
ード及び奇数／偶数フィールドアクセスモード）におけ
る１ブロック中の画素データのプロセッサ５０による読
み出し方法を示すフローチャート図である。

【００３６】図７に示すように、ＣＰＵ５１は、まずフ
レームアクセスモードか否かを判定する（ステップＳ
１）。フレームアクセスモードでなければ、すなわち奇
数／偶数フィールドアクセスモードであれば、ＣＰＵ５
１は、ＳＲＡＭ５２を経由しない通常処理（ステップＳ
６）を直ちに実行する。つまり、ＤＲＡＭ４０のＡバン
ク４１とＢバンク４２とを交互にアクセスすることによ
り、奇数フィールドデータ（奇１、奇２、奇３、奇４、
…）のみ又は偶数フィールドデータ（偶１、偶２、偶
３、偶４、…）のみを読み出す。

【００３７】これに対してフレームアクセスの場合に
は、Ａバンク４１とＢバンク４２とを交互にアクセスす
れば「奇１、偶１、偶２、奇２、…」の順にラインデー
タの読み出しを実行することとなる結果、正しいアクセ
ス順序「奇１、偶１、奇２、偶２、…」を確保できなく
なる。そこで、偶数フィールドデータのうちの偶数番目
のラインデータ（例えば偶２）をアクセスすべき特定タ
イミングであるか否かを判定し（ステップＳ２）、該特
定タイミングでない場合にはＳＲＡＭ５２を経由しない
通常処理（ステップＳ６）を実行する一方、該特定タイ
ミングである場合にはＳＲＡＭ５２を経由した特殊処理
（ステップＳ３〜Ｓ５）を実行する。この特殊処理によ
れば、例えばＣＰＵ５１によるＢバンク４２からのライ
ンデータ「偶１」の読み込みに引き続いて、ＤＭＡＣ５
３によりラインデータ「偶２」がＡバンク４１からプロ
セッサ５０に内蔵されたＳＲＡＭ５２へ転送される（ス
テップＳ３）。そして、ＣＰＵ５１によるＢバンク４２
からのラインデータ「奇２」の読み込み終了を待って
（ステップＳ４）、ＣＰＵ５１がＳＲＡＭ５２からライ
ンデータ「偶２」を読み出す（ステップＳ５）。このよ
うにして高速アクセスが可能なＳＲＡＭ５２を一時記憶
のためのバッファメモリとして用いることにより、ＤＲ
ＡＭ４０中のＡ，Ｂ両バンク４１，４２の交互アクセス
を実現しながら、ラインデータを正しい順序でＣＰＵ５
１へ読み込むことができる。

【００３８】図８（ａ）〜（ｃ）は、それぞれフレーム
アクセス、奇数フィールドアクセス及び偶数フィールド
アクセスの各モードにおける図６中のＤＲＡＭ４０のア
クセス手順を示す図である。図８（ａ）によれば、Ｎラ
イン×ｎ画素の大きさのブロックのフレームアクセスに
要する時間Ｔ_f3は、Ｔ_f3＝Ｎ×（ｔ_PC×ｎ）＋（Ｎ／４）×（ｔ_PCS×ｎ）（４ａ）で表せる。ここに、ｔ_PCはＤＲＡＭ４０のページモード
における１画素当りのアクセス時間であり、ｔ_PCSはＳ
ＲＡＭ５２の１画素当りのアクセス時間である。また、
図８（ｂ）及び（ｃ）によれば、Ｎライン×ｎ画素の大
きさのブロックの奇数フィールドアクセスに要する時間
Ｔ_o3と、偶数フィールドアクセスに要する時間Ｔ_e3と
は、Ｔ_o3＝（Ｎ／２）×（ｔ_PC×ｎ）（４ｂ）Ｔ_e3＝（Ｎ／２）×（ｔ_PC×ｎ）（４ｃ）でそれぞれ表せる。

【００３９】上記フレームアクセスに関し、式（４ａ）
のＴ_f3を式（１ａ）で表された従来のＴ_fxと比較すれ
ば、所要時間がＴ_fx−Ｔ_f3＝Ｎ×ｔ_RC−（Ｎ／４）×（ｔ_PCS×ｎ）（４ｄ）だけ低減されることが分かる。図９に示すように、１ブ
ロック中のライン数Ｎが大きくなればなるほど、式（４
ｄ）のＴ_fx−Ｔ_f3すなわちＤＲＡＭ４０の読み出し速度
の改善効果は大きくなる。なお、図９に示す定量比較に
際しては、ｔ_RC＝１００ｎｓ、ｔ_PCS＝１０ｎｓ、ｎ＝
４の条件を採用した。

【００４０】また、上記奇数／偶数フィールドアクセス
に関し、式（４ｂ）及び（４ｃ）のＴ_o3及びＴ_e3を式
（１ｂ）及び（１ｃ）で表された従来のＴ_ox及びＴ_exと
それぞれ比較すれば、各々所要時間が（Ｎ／２）×ｔ_RC
（ｔ_RC：プリチャージ時間）だけ低減され、アクセス速
度が改善されることが分かる。

【００４１】以上のとおり、本実施例によれば、高速の
フレームアクセスのみならず高速の奇数／偶数フィール
ドアクセスをも実現できる。したがって、これら複数の
アクセスモードが混在する画像データメモリシステムに
おいて、１つのＤＲＡＭ４０を該複数のアクセスモード
に兼用することができる。つまり、アクセスモード毎に
異なるＤＲＡＭを用意する必要がなく、システムの低価
格化にも貢献できる。なお、本実施例ではＣＰＵ５１と
は別にＳＲＡＭ５２をデータ一時記憶のための小容量バ
ッファメモリとして設けたが、ＳＲＡＭ５２に代えてＣ
ＰＵ５１内のレジスタを用いてもよい。

【００４２】（実施例４）図１０は、本発明の第４の実
施例に係る４バンク構成の画像データメモリとしての１
チップのＤＲＡＭのブロック図である。図１０のＤＲＡ
Ｍは、フレームデータ中の奇数フィールドデータのうち
の奇数番目のラインデータ（奇１、奇３、…）のみを格
納するためのＡバンクのメモリセルアレイ６１と、偶数
フィールドデータのうちの奇数番目のラインデータ（偶
１、偶３、…）のみを格納するためのＢバンクのメモリ
セルアレイ６２と、奇数フィールドデータのうちの偶数
番目のラインデータ（奇２、奇４、…）のみを格納する
ためのＣバンクのメモリセルアレイ６３と、偶数フィー
ルドデータのうちの偶数番目のラインデータ（偶２、偶
４、…）のみを格納するためのＤバンクのメモリセルア
レイ６４とを備えている。また、図１０のＤＲＡＭチッ
プ上には、図１又は図４中の２バンク用の周辺回路の構
成を４バンク用に拡張してなる周辺回路（図示省略）が
更に設けられている。これにより、例えば奇数フィール
ドアクセスモードにおいて、Ａバンク６１及びＣバンク
６３のうちの一方のバンクをアクセスしている間に他方
のバンクをプリチャージしながら、該両バンク６１，６
３を交互にアクセスすることができる。

【００４３】さて、図２８で説明したＮライン×ｎ画素
の大きさを有するブロック中の画素データは、本実施例
では図１０に示すように、Ａ〜Ｄバンク６１〜６４に４
分割された状態で格納されている。図１１（ａ）〜
（ｃ）は、それぞれフレームアクセス、奇数フィールド
アクセス及び偶数フィールドアクセスの各モードにおけ
る図１０のＤＲＡＭのアクセス手順を示す図である。図
１１（ａ）によれば、Ｎライン×ｎ画素の大きさのブロ
ックのフレームアクセスに要する時間Ｔ_f4は、Ｔ_f4＝Ｎ×（ｔ_PC×ｎ）（５ａ）で表せる。また、図１１（ｂ）及び（ｃ）によれば、Ｎ
ライン×ｎ画素の大きさのブロックの奇数フィールドア
クセスに要する時間Ｔ_o4と、偶数フィールドアクセスに
要する時間Ｔ_e4とは、Ｔ_o4＝（Ｎ／２）×（ｔ_PC×ｎ）（５ｂ）Ｔ_e4＝（Ｎ／２）×（ｔ_PC×ｎ）（５ｃ）でそれぞれ表せる。つまり、本実施例によれば、従来に
比べてフレームアクセス、奇数／偶数フィールドアクセ
スのいずれにおいてもアクセス速度を改善することがで
きる。

【００４４】図１２は、ＤＲＡＭ中のバンク数がチップ
面積に及ぼす影響を示したグラフである。バンク数を増
やしていけばＤＲＡＭのチップ面積は増大する。例えば
図１０に示した４バンク構成の場合には、１バンクの場
合よりチップ面積が２０パーセント増加する。また、チ
ップ面積の増大に伴ってＤＲＡＭのコストが上昇する。
しかしながら、４バンク構成（本実施例）の場合の全て
のアクセスモードにおけるアクセス速度の改善を勘案す
れば、１つのＤＲＡＭを複数のアクセスモードに兼用で
きることから、画像メモリシステム全体の低価格化に貢
献できる。図１３は、上記フレームアクセスに関し、式
（１ａ）で表された従来のＴ_fxと、式（４ａ）のＴ
_f3（第３の実施例）と、式（５ａ）のＴ_f4（第４の実施
例）との比較を示すグラフである。第４の実施例によれ
ば、従来に比べてアクセス速度が大幅に改善されるだけ
でなく、第３の実施例の場合と比べても改善がみられ
る。ただし、図１３に示す定量比較に際しては、ｔ_PC＝
４０ｎｓ、ｔ_RC＝１００ｎｓ、ｔ_PCS＝１０ｎｓ、ｎ＝
４の条件を採用した。

【００４５】なお、図４（第２の実施例）の場合と同様
に、Ａ〜Ｄバンク６１〜６４のためのロウアドレスバッ
ファを共通化した周辺回路、Ａ，Ｃ両バンク６１，６３
のためのロウアドレスバッファを共通化した周辺回路、
あるいは、Ｂ，Ｄ両バンク６２，６４のためのロウアド
レスバッファを共通化した周辺回路を採用すれば、コラ
ムアドレスの供給タイミング間に余裕を持たせることが
できる。

【００４６】（実施例５）図１４は、本発明の第５の実
施例に係る２バンク構成の画像データメモリとしての１
チップのＤＲＡＭのブロック図である。図１４のＤＲＡ
Ｍは、フレームデータ中の奇数フィールドデータのうち
の奇数番目のラインデータ（奇１、奇３、…）と偶数フ
ィールドデータのうちの奇数番目のラインデータ（偶
１、偶３、…）とを同一のワード線上に格納するための
Ａバンクのメモリセルアレイ７１と、奇数フィールドデ
ータのうちの偶数番目のラインデータ（奇２、奇４、
…）と偶数フィールドデータのうちの偶数番目のライン
データ（偶２、偶４、…）とを同一のワード線上に格納
するためのＢバンクのメモリセルアレイ７１とを備えて
いる。つまり、Ａ，Ｂ両バンク７１，７２の各々におい
て、２本の走査線に対応する２ラインデータ（例えば奇
１＋偶１）が１本のワード線上に格納される。また、図
１４のＤＲＡＭチップ上には、図１又は図４と同様の周
辺回路（図示省略）が更に設けられている。これによ
り、Ａ，Ｂ両バンク７１，７２のうちの一方のバンクを
アクセスしている間に他方のバンクをプリチャージしな
がら、該両バンク７１，７２を交互にアクセスすること
ができる。

【００４７】さて、図２８で説明したＮライン×ｎ画素
の大きさを有するブロック中の画素データは、本実施例
では図１４に示すように、Ａバンク７１とＢバンク７２
とに２分割された状態で格納されている。ただし、１ワ
ードに含まれる画素データ数は、前記第１及び第２の実
施例の場合の２倍である。図１５（ａ）〜（ｃ）は、そ
れぞれフレームアクセス、奇数フィールドアクセス及び
偶数フィールドアクセスの各モードにおける図１４のＤ
ＲＡＭのアクセス手順を示す図である。

【００４８】図１５（ａ）によれば、Ｎライン×ｎ画素
の大きさのブロックのフレームアクセスに要する時間Ｔ
_f5は、Ｔ_f5＝Ｎ×（ｔ_PC×ｎ）（６ａ）で表せる。また、図１５（ｂ）及び（ｃ）によれば、Ｎ
ライン×ｎ画素の大きさのブロックの奇数フィールドア
クセスに要する時間Ｔ_o5と、偶数フィールドアクセスに
要する時間Ｔ_e5とは、Ｔ_o5＝（Ｎ／２）×（ｔ_PC×ｎ）（６ｂ）Ｔ_e5＝（Ｎ／２）×（ｔ_PC×ｎ）（６ｃ）でそれぞれ表せる。つまり、本実施例によれば、従来に
比べてフレームアクセス、奇数／偶数フィールドアクセ
スのいずれにおいてもアクセス速度を改善することがで
きる。したがって、１ワード中に含まれる画素データ数
の増大すなわち１本のワード線に付くキャパシタンスの
増大が許容される場合には、本実施例は非常に有効であ
る。

【００４９】なお、図４（第２の実施例）の場合と同様
に、Ａ，Ｂ両バンク７１，７２のためのロウアドレスバ
ッファを共通化した周辺回路を採用すれば、コラムアド
レスの供給タイミング間に余裕を持たせることができ
る。

【００５０】（実施例６）図１６は、本発明の第６の実
施例に係る２バンク構成の画像データメモリとしての１
チップのＤＲＡＭのブロック図である。図１６のＤＲＡ
Ｍは、図４のＤＲＡＭにおけるロウアドレスＡＸの供給
回数を低減するように、ロウアドレスバッファ３１の次
段にロウアドレスカウンタ３６を付加したものである。
このロウアドレスカウンタ３６は、ロウアドレスバッフ
ァ３１に取り込まれたロウアドレスＡＸを初期値とし
て、両ロウデコーダ１３，２３の入力アドレスを順次イ
ンクリメントする。なお、１フレームデータ中の奇数フ
ィールドデータ（奇１、奇２、奇３、奇４、…）のみを
Ａバンク１１に、偶数フィールドデータ（偶１、偶２、
偶３、偶４、…）のみをＢバンク２１に各々格納する点
は、図４のＤＲＡＭの場合と同じである。

【００５１】図１７は、図１６のＤＲＡＭ中のロウアド
レスカウンタ３６及びコラムアドレスカウンタ１５の動
作を示すフローチャート図である。Ｂバンク２１のため
のコラムアドレスカウンタ２５の動作はＡバンク１１の
ためのコラムアドレスカウンタ１５の動作と同様である
ので、前者の動作説明は省略する。

【００５２】図１７に示すように、まずロウアドレスカ
ウンタ３６にロウアドレスの初期値ＡＸが設定され（ス
テップＳ１１）、次いでコラムアドレスカウンタ１５に
コラムアドレスの初期値ＡＹが設定される（ステップＳ
１２）。ロウアドレスカウンタ３６の出力はロウデコー
ダ１３に、コラムアドレスカウンタ１５の出力はコラム
デコーダ１６に各々入力される（ステップＳ１３）。そ
して、コラムアドレスカウンタ１５の出力をインクリメ
ントしながら（ステップＳ１４）、１本のワード線（１
ライン）上のｎ個の画素データのアクセス完了を待って
（ステップＳ１５）、ステップＳ１６へ進む。次に、ロ
ウアドレスカウンタ３６の出力をインクリメントし（ス
テップＳ１６）、次ラインの同様のアクセスを実行しな
がら（ステップＳ１２〜Ｓ１５）、Ｎ／２本のワード線
上の画素データのアクセス完了を待って（ステップＳ１
７）、メモリアクセスを終了する。つまり、コラムアド
レスカウンタ１５のｎ回のカウントアップを繰り返しな
がら、ロウアドレスカウンタ３６をｎ倍の周期でＮ／２
回カウントアップするのである。

【００５３】図１８（ａ）〜（ｃ）は、図１６のＤＲＡ
Ｍ中のＮライン×ｎ画素（Ｎ＝８，ｎ＝３）の大きさの
ブロックをフレームアクセスする場合のパラメータ設定
方法を示すタイミング図である。ただし、Ａバンク１１
に関する部分のみが示されている。図示したように、 /
ＲＡＳの立ち下がりタイミングｔ₀で、１２本のアドレ
ス入力ピン（外部ピン）Ａ₀〜Ａ₁₁を通して外部から供
給された１２ビットのアドレスがロウアドレスバッファ
３１に取り込まれる。ロウアドレスバッファ３１に取り
込まれた１２ビットのアドレスのうちの下位９ビットＡ
₀〜Ａ₈は、Ａバンク１１の５１２本のワード線のうち
の１本を選択するためのロウアドレスＡＸであって、ロ
ウアドレスカウンタ３６に初期値として設定される。ま
た、上位３ビットＡ₉〜Ａ₁₁は、Ａバンク１１中のアク
セスすべきブロックのライン数Ｎ／２（＝４）を表して
おり、ロウアドレスカウンタ３６のインクリメント制御
に用いられる。 /ＣＡＳの立ち下がりタイミングｔ₁で
は、同じ１２本のアドレス入力ピンＡ₀〜Ａ₁₁を通して
外部から供給された１２ビットのアドレスがコラムアド
レスバッファ１４に取り込まれる。コラムアドレスバッ
ファ１４に取り込まれた１２ビットのアドレスのうちの
下位９ビットＡ₀〜Ａ₈は、Ａバンク１１の選択された
１本のワード線上の５１２組のメモリセル（×８のビッ
ト構成）のうちの１組を選択するためのコラムアドレス
ＡＹであって、コラムアドレスカウンタ１５に初期値と
して設定される。また、上位３ビットＡ₉〜Ａ₁₁は、Ａ
バンク１１中のアクセスすべきブロックのワード線方向
の幅ｎ（＝３）を表しており、コラムアドレスカウンタ
１５のインクリメント制御に用いられる。

【００５４】Ａバンク１１の選択のためのロウアドレス
ＡＸをロウアドレスバッファ３１に供給するだけでＢバ
ンク２１の選択のための最下位ビットのみが異なるロウ
アドレスが一定の遅延をもって自動生成される点は、図
４のＤＲＡＭの場合と同様である。また、タイミングｔ
₁の後に /ＲＡＳを立ち下げることなく次の /ＣＡＳの
立ち下がりタイミングでＢバンク２１のためのコラムア
ドレスＢＹを供給すれば、フレームアクセスモードにお
いてＡ，Ｂ両バンク１１，２１を各々ページモードで間
断なくアクセスすることができる。

【００５５】さて、図４のＤＲＡＭでは、Ｎライン×ｎ
画素の大きさのブロックのフレームアクセス及び奇数／
偶数フィールドアクセスのいずれにおいても、Ｎ／２個
のロウアドレスを順次外部からロウアドレスバッファ３
１に取り込む必要があった。したがって、アクセス速度
の向上が制限を受ける。また、外部から供給するアドレ
スを高速かつ頻繁に変化させなければならないので、ア
ドレス入力ピンの配線容量に起因して消費電力が大きく
なる。これに対して図１６のＤＲＡＭでは、１個のロウ
アドレスＡＸをロウアドレスバッファ３１に取り込めば
よいので、アクセス速度が更に向上する。また、３つの
アドレスカウンタ１５，２５，３６を各々制御するため
の１２ビットのアドレスをそれぞれ外部から供給するだ
けでＮライン×ｎ画素の大きさのブロックのフレームア
クセスを実現できるので、消費電力の削減が可能とな
る。奇数／偶数フィールドアクセスの場合も同様であ
る。

【００５６】ブロックの大きさが例えば４種類に限られ
る場合には、２本のアドレス入力ピンＡ₉，Ａ₁₀を通し
て外部から供給された情報に基づき、ブロックの大きさ
に関するパラメータを表１に従って内部生成することも
可能である。

【００５７】

【表１】

【００５８】なお、ロウアドレスカウンタとコラムアド
レスカウンタとを用いて１ブロック中の画素データを高
速かつ低消費電力でアクセスできるようにした上記の構
成は、図１６の２バンク構成に限らず、４バンク構成な
どの画像データメモリにも適用可能である。

【００５９】（実施例７）図１９は、本発明の第７の実
施例に係る２バンク構成の画像データメモリとしての１
チップのＤＲＡＭのブロック図である。図１９のＤＲＡ
Ｍは、図１６のＤＲＡＭにおけるバンク選択方式を変更
したものである。１フレームデータ中の奇数フィールド
データ（奇１、奇２、奇３、奇４、…）のみをＡバンク
１１に、偶数フィールドデータ（偶１、偶２、偶３、偶
４、…）のみをＢバンク２１に各々格納する点は、図１
６のＤＲＡＭの場合と同じである。

【００６０】図１９において、３１は両バンク１１，２
１に共通のロウアドレスバッファ、３６は両バンク１
１，２１に共通のロウアドレスカウンタ、１３はＡバン
ク１１のためのロウデコーダ、２３はＢバンク２１のた
めのロウデコーダである。また、３７は両バンク１１，
２１に共通のコラムアドレスバッファ、３８は両バンク
１１，２１に共通のコラムアドレスカウンタ、１６はＡ
バンク１１のためのコラムデコーダ、２６はＢバンク２
１のためのコラムデコーダである。

【００６１】図１９のＤＲＡＭの容量は１６Ｍｂであ
り、Ａ，Ｂ両バンク１１，２１はそれぞれ１Ｍｂ×８の
構成である。フレームアクセスに係るＮライン×ｎ画素
（例えばＮ＝４，ｎ＝８）のブロックがＡバンク１１か
ら始まる場合にはロウアドレスＸとしてＲＡ１が、コラ
ムアドレスＹとしてＣＡ１が各々外部から供給される。
また、フレームアクセスに係るブロックがＢバンク２１
から始まる場合にはロウアドレスＸとしてＲＢ１が、コ
ラムアドレスＹとしてＣＢ１が各々外部から供給され
る。ＲＡ１及びＲＢ１は１２ビットであり、ＲＡ１の最
下位ビット（ＬＳＢ）は０、ＲＢ１のＬＳＢは１であ
る。また、ＣＡ１及びＣＢ１は１０ビットであり、ＣＡ
１の最上位ビット（ＭＳＢ）は０、ＣＢ１のＭＳＢは１
である。ＣＡ１及びＣＢ１のＭＳＢは、バンク選択のた
めに９ビットのコラム選択アドレスに付加されたもので
ある。

【００６２】外部から供給されたロウアドレスＸは、ロ
ウアドレスバッファ３１に取り込まれる。ロウアドレス
カウンタ３６は、取り込まれたロウアドレスＸを初期値
として、両ロウデコーダ１３，２３の入力アドレスを順
次インクリメントする。このロウアドレスカウンタ３６
では、ＬＳＢから上位１１ビットへの桁上げが許され
る。ロウアドレスカウンタ３６の計数値のＬＳＢはバン
ク選択信号として、該計数値の上位１１ビットはロウ選
択アドレスとして各々両ロウデコーダ１３，２３に与え
られる。ロウデコーダ１３は、ロウアドレスカウンタ３
６の計数値のＬＳＢが０であることを条件として動作す
るものであって、該計数値の上位１１ビットに応じてＡ
バンク１１のワード線のうちの１本を選択する。ロウデ
コーダ２３は、ロウアドレスカウンタ３６の計数値のＬ
ＳＢが１であることを条件として動作するものであっ
て、該計数値の上位１１ビットに応じてＢバンク２１の
ワード線のうちの１本を選択する。

【００６３】外部から供給されたコラムアドレスＹは、
コラムアドレスバッファ３７に取り込まれる。コラムア
ドレスカウンタ３８は、取り込まれたコラムアドレスＹ
を初期値として、両コラムデコーダ１６，２６の入力ア
ドレスを順次インクリメントする。コラムアドレスカウ
ンタ３８の計数値が所定値に達したときには、該コラム
アドレスカウンタ３８にコラムアドレスＹが再設定され
る。ただし、コラムアドレスカウンタ３８では下位９ビ
ットからＭＳＢへの桁上げが禁止されており、コラムア
ドレスＹが再設定される毎にそのＭＳＢが反転される。
コラムアドレスカウンタ３８の計数値のＭＳＢはバンク
選択信号として、該計数値の下位９ビットはコラム選択
アドレスとして各々両コラムデコーダ１６，２６に与え
られる。コラムデコーダ１６は、コラムアドレスカウン
タ３８の計数値のＭＳＢが０であることを条件として動
作するものであって、該計数値の下位９ビットに応じ
て、Ａバンク１１の選択されたワード線上のメモリセル
のうちの１個を選択する。コラムデコーダ２６は、コラ
ムアドレスカウンタ３８の計数値のＭＳＢが１であるこ
とを条件として動作するものであって、該計数値の下位
９ビットに応じて、Ｂバンク２１の選択されたワード線
上のメモリセルのうちの１個を選択する。

【００６４】本実施例によれば、単一のロウアドレスＸ
と単一のコラムアドレスＹとを外部から供給するだけ
で、「奇１、偶１、奇２、偶２」の順に１ブロック中の
ラインデータを連続的にアクセスすることができる。ま
た、「偶１」から始まる場合には、「偶１、奇１、偶
２、奇２」ではなく、ロウアドレスカウンタ３６におい
てＬＳＢから上位１１ビットへの桁上げが生じることに
よって、「偶１、奇２、偶２、奇３」という正しい順序
でラインデータを連続的にアクセスすることができる。

【００６５】なお、奇数フィールドアクセスの場合に
は、ロウアドレスカウンタ３６の計数値のＬＳＢは０に
固定され、その上位１１ビットが順次１ずつインクリメ
ントされる。また、コラムアドレスカウンタ３８の計数
値のＭＳＢは０に固定され、その下位９ビットが順次１
ずつインクリメントされる。偶数フィールドアクセスの
場合には、ロウアドレスカウンタ３６の計数値のＬＳＢ
は１に、コラムアドレスカウンタ３８の計数値のＭＳＢ
は１にそれぞれ固定される。

【００６６】（実施例８）図２０は、本発明の第８の実
施例に係る２バンク構成の画像データメモリとしての１
チップのシンクロナスＤＲＡＭのブロック図である。図
２０の構成は、図１９のＤＲＡＭ中のロウアドレスカウ
ンタ及びコラムアドレスカウンタの動作を制御するため
のシーケンス制御回路の構成を具体化したものである。
ただし、本実施例では、図１９中のロウアドレスバッフ
ァ３１とコラムアドレスバッファ３７とが単一のアドレ
スバッファ８１に置き換えられる。以下の説明では、Ｎ
ライン×ｎ画素の大きさのブロックに係るフレームアク
セスのモードをブロックアクセスモードという。また、
１ライン上のアクセスすべき画素データの数ｎをバース
ト長という。

【００６７】図２０において、８４は制御信号バッフ
ァ、８５はコマンドデコーダ、８６はモードセットレジ
スタ、８７はコラムアドレスカウンタ制御回路、８８は
バースト長制御カウンタ、８９はブロックアクセス制御
回路、９０は内部ステージ制御回路、９１はプリチャー
ジ回路である。

【００６８】アドレスバッファ８１には、アドレス入力
ピンを通して、モードデータとロウアドレスとコラムア
ドレスとが時分割で供給される。アドレスバッファ８１
は、外部から供給されたモードデータ、ロウアドレス及
びコラムアドレスをそれぞれモードセットレジスタ８
６、ロウアドレスカウンタ３６及びコラムアドレスカウ
ンタ制御回路８７に供給する。

【００６９】制御信号バッファ８４は、外部から供給さ
れたクロック信号ＣＬＫ、ロウアドレスストローブ信号
/ＲＡＳ、コラムアドレスストローブ信号 /ＣＡＳ及び
ライトイネーブル信号 /ＷＥに応じたコマンド信号ＣＭ
Ｄを生成する。コマンドデコーダ８５は、制御信号バッ
ファ８４からのコマンド信号ＣＭＤに応じて、モードセ
ットレジスタ設定信号ＭＲＳ、ロウ初期値ロード信号Ｅ
ＮＴＢＡＭ１及びコラム初期値ロード信号ＬＤＨを生成
する。ＣＬＫの立ち上がりタイミングで /ＲＡＳ、 /Ｃ
ＡＳ及び /ＷＥがいずれも“Ｌ”レベルであれば、アド
レスバッファ８１に取り込まれた外部アドレスＡＤＲが
モードデータとして、ＭＲＳを受けたモードセットレジ
スタ８６に格納される。ＣＬＫの立ち上がりタイミング
で /ＲＡＳが“Ｌ”レベルでありかつ /ＷＥが“Ｈ”レ
ベルであれば、アドレスバッファ８１に取り込まれた外
部アドレスＡＤＲがロウ初期アドレスとして、ＥＮＴＢ
ＡＭ１を受けたロウアドレスカウンタ３６に格納され
る。また、ＣＬＫの立ち上がりタイミングで /ＣＡＳが
“Ｌ”レベルでありかつ /ＷＥが“Ｈ”レベルであれ
ば、アドレスバッファ８１に取り込まれた外部アドレス
ＡＤＲが、コラムアドレスカウンタ制御回路８７を介し
てコラムアドレスカウンタ３８に格納される。この際、
ＬＤＨを受けたコラムアドレスカウンタ制御回路８７
は、アドレスバッファ８１から供給された外部アドレス
ＡＤＲをコラム初期アドレスＩＣＡとしてコラムアドレ
スカウンタ３８に設定するとともに、該コラム初期アド
レスＩＣＡを記憶する。

【００７０】モードセットレジスタ８６は、１ブロック
中の画素データの連続アクセスを指令するブロックアク
セスモードイネーブル信号ＢＬＫＥＮをブロックアクセ
ス制御回路８９に、ブロックの大きさ（Ｎライン×ｎ画
素）に関するパラメータ信号をバースト長制御カウンタ
８８に各々供給する。

【００７１】バースト長制御カウンタ８８は、コマンド
デコーダ８５からのコラム初期値ロード信号ＬＤＨに応
答して計数値が０にリセットされた後、外部クロック信
号ＣＬＫから作られた内部クロック信号ＩＣＬＫ０を計
数する。バースト長制御カウンタ８８の計数値ＣＲＮＸ
Ｔは、ブロックアクセス制御回路８９に逐次供給され
る。また、バースト長制御カウンタ８８は、バースト長
ｎのページアクセスが終了する毎にキャリー信号ＣＲＯ
ＵＴを生成し、かつ最終ページアクセスの終了の際には
キャリー信号ＣＲＯＵＴとともにブロックキャリー信号
ＢＬＫＣＲを生成する。ＣＲＯＵＴ及びＢＬＫＣＲは、
ブロックアクセス制御回路８９に供給される。

【００７２】ブロックアクセス制御回路８９は、プリチ
ャージ回路９１に供給すべきプリチャージ制御信号ＣＲ
ＡＰＲＥと、コラムアドレスカウンタ制御回路８７に供
給すべきコラム初期値再ロード信号ＢＬＤＨと、ロウア
ドレスカウンタ３６に供給すべきロウアドレス更新信号
ＥＮＴＢＡＭ２と、内部ステージ制御回路９０に供給す
べきバースト停止信号ＣＲとを各々生成するための回路
である。ブロックアクセス制御回路８９の内部構成につ
いては後述する。

【００７３】内部ステージ制御回路９０は、コラムアド
レスカウンタ３８に供給すべきコラムアドレス更新信号
Ｉ１Ｄを生成するための回路である。ただし、ブロック
アクセス制御回路８９からバースト停止信号ＣＲの供給
を受けると、Ｉ１Ｄの生成を停止する。

【００７４】プリチャージ回路９１は、ブロックアクセ
ス制御回路８９からのプリチャージ制御信号ＣＲＡＰＲ
Ｅと、ロウアドレスカウンタ３６からのロウアドレスの
ＬＳＢとに応じて、Ａバンク１１及びＢバンク２１を交
互にプリチャージするための回路である。この際、Ａバ
ンク１１のアクセス中にＢバンク２１がプリチャージさ
れ、Ｂバンク２１のアクセス中にＡバンク１１がプリチ
ャージされる。

【００７５】コラムアドレスカウンタ制御回路８７は、
ブロックアクセス制御回路８９からコラム初期値再ロー
ド信号ＢＬＤＨの供給を受けると、記憶していたコラム
初期アドレスＩＣＡをコラムアドレスカウンタ３８に再
設定する。

【００７６】なお、内部クロック信号ＩＣＬＫ０は、バ
ースト長制御カウンタ８８だけでなく、ブロックアクセ
ス制御回路８９、内部ステージ制御回路９０などにも供
給される。内部ステージ制御回路９０には、複数ステー
ジのパイプライン動作のための他の内部クロック信号も
供給される。ただし、図２０では、図面の簡略化のため
に、バースト長制御カウンタ８８及びブロックアクセス
制御回路８９のみへのＩＣＬＫ０の供給が図示されてい
る。

【００７７】図２１は、ブロックアクセス制御回路８９
の内部構成を示すブロック図である。図２１において、
９２は第１のシフトレジスタ、９３は第２のシフトレジ
スタ、９４はキャリー信号禁止回路、９５はインバー
タ、９６はＣＲ発生回路、９７はＢＬＤＨ発生回路、９
８はＥＮＴＢＡＭ２発生回路である。キャリー信号禁止
回路９４は、セット端子とリセット端子とイネーブル端
子とを備えたフリップフロップで構成される。

【００７８】第１及び第２のシフトレジスタ９２，９３
には、内部クロック信号ＩＣＬＫ０が供給される。第１
のシフトレジスタ９２は、バースト長制御カウンタ８８
からのキャリー信号ＣＲＯＵＴを遅延させた信号をＣＲ
発生回路９６及びＢＬＤＨ発生回路９７に供給する。ま
た、第１のシフトレジスタ９２は、キャリー信号ＣＲＯ
ＵＴを遅延させることによってプリチャージ制御信号Ｃ
ＲＡＰＲＥを生成する。第２のシフトレジスタ９３は、
バースト長制御カウンタ８８からのブロックキャリー信
号ＢＬＫＣＲを遅延させた信号をキャリー禁止回路９４
のリセット端子に供給する。キャリー禁止回路９４のセ
ット端子には、コマンドデコーダ８５からのコラム初期
値ロード信号ＬＤＨが供給される。キャリー禁止回路９
４のイネーブル端子には、モードセットレジスタ８６か
らのブロックアクセスモードイネーブル信号ＢＬＫＥＮ
が供給される。

【００７９】キャリー禁止回路９４は、ブロックアクセ
スの実行中であることを示す信号ＢＬＫＥＸを出力す
る。この信号ＢＬＫＥＸ（ブロックアクセス実行信号）
は、インバータ９５を介してＣＲ発生回路９６に供給さ
れる。ＣＲ発生回路９６は、ＢＬＫＥＸが“Ｌ”レベル
である場合に限り、第１のシフトレジスタ９２からの遅
延されたキャリー信号ＣＲＯＵＴに応答してバースト停
止信号ＣＲを生成する。ＢＬＤＨ発生回路９７は、ＢＬ
ＫＥＸが“Ｈ”レベルである場合に限り、第１のシフト
レジスタ９２からの遅延されたキャリー信号ＣＲＯＵＴ
に応答してコラム初期値再ロード信号ＢＬＤＨを生成す
る。ＥＮＴＢＡＭ２発生回路９８は、ＢＬＫＥＸが
“Ｈ”レベルである場合に限り、バースト長制御カウン
タ８８の計数値出力ＣＲＮＸＴ（例えばＣＲＮＸＴ０〜
ＣＲＮＸＴ３の４ビット）をデコードして、所望のタイ
ミングでロウアドレス更新信号ＥＮＴＢＡＭ２を生成す
る。

【００８０】次に、図２０のシンクロナスＤＲＡＭにお
ける４ライン×８画素の大きさのブロック（図１９参
照）のデータ読み出し動作を説明する。タイミング図を
図２２（ａ）〜（ｋ）、図２３（ａ）〜（ｋ）、図２４
（ａ）〜（ｋ）、図２５（ａ）〜（ｌ）及び図２６
（ａ）〜（ｌ）に示す。これらの図にはサイクル１〜サ
イクル４０が示されている。モードセットレジスタ８６
には、所要のモードデータがアドレスバッファ８１を介
して予め格納されているものとする。ここに、Ｎ＝４、
ｎ＝８である。ブロックアクセスモードイネーブル信号
ＢＬＫＥＮは“Ｈ”レベルである。ＲＡＳ−ＣＡＳディ
レイｔ_RCD及びＣＡＳレイテンシｔ_CACは、いずれも３
クロックであるものとする。

【００８１】サイクル１の外部クロック信号ＣＬＫの立
ち上がりタイミングで、“Ｌ”のロウアドレスストロー
ブ信号 /ＲＡＳとともに外部アドレスＲＡ１が与えられ
る。コマンドデコーダ８５は、ロウアドレスカウンタ３
６にロウ初期値ロード信号ＥＮＴＢＡＭ１を供給する。
この結果、外部から供給されたアドレスＲＡ１がロウア
ドレスカウンタ３６に設定され、該ロウアドレスカウン
タ３６から出力されたロウアドレスＲＡ１が２つのロウ
デコーダ１３，２３にラッチされる。この際、ＲＡ１
（ＬＳＢ＝０）はＡバンク１１を指定するアドレスなの
で、ロウデコーダ１３が動作してＡバンク１１の１本の
ワード線が選択される。

【００８２】ｔ_RCD後のサイクル４の外部クロック信号
ＣＬＫの立ち上がりタイミングで、“Ｌ”のコラムアド
レスストローブ信号 /ＣＡＳとともに外部アドレスＣＡ
１が与えられる。コマンドデコーダ８５は、サイクル４
の前半で、コラムアドレスカウンタ制御回路８７、バー
スト長制御カウンタ８８及びブロックアクセス制御回路
８９にコラム初期値ロード信号ＬＤＨを供給する。コラ
ムアドレスカウンタ制御回路８７にＬＤＨが供給された
結果、外部から供給されたアドレスＣＡ１がコラムアド
レスカウンタ３８に設定され、該コラムアドレスカウン
タ３８から出力されたコラムアドレスＣＡ１が２つのコ
ラムデコーダ１６，２６に供給される。この際、ＣＡ１
（ＭＳＢ＝０）はＡバンク１１を指定するアドレスなの
で、コラムデコーダ１６が動作してＡバンク１１の選択
されたワード線上の１個のメモリセルが選択される。こ
のメモリセルの格納データＤＡ１−１は、ｔ_CAC後のサ
イクル７の外部クロック信号ＣＬＫの立ち上がりタイミ
ングでシンクロナスＤＲＡＭの出力データとなる。

【００８３】バースト長制御カウンタ８８は、コラム初
期値ロード信号ＬＤＨの供給を受けた時点で０にリセッ
トされた後、内部クロック信号ＩＣＬＫ０の計数を開始
する。ブロックアクセスモードイネーブル信号ＢＬＫＥ
Ｎが“Ｈ”レベルなので、キャリー信号禁止回路９４
は、コラム初期値ロード信号ＬＤＨの供給を受けた時点
でブロックアクセス実行信号ＢＬＫＥＸを“Ｈ”レベル
にセットする。この結果、ＣＲ発生回路９６は、バース
ト長制御カウンタ８８からキャリー信号ＣＲＯＵＴが出
力されてもバースト停止信号ＣＲの生成を禁止される。
なお、ＢＬＫＥＮが“Ｌ”レベルならばＢＬＫＥＸが
“Ｌ”レベルを保持するので、ＣＲ発生回路９６におい
てバースト停止信号ＣＲの生成が禁止されることはな
い。

【００８４】内部ステージ制御回路９０は、バースト停
止信号ＣＲの供給を受けるまで１クロック毎に、コラム
アドレスカウンタ３８にコラムアドレス更新信号Ｉ１Ｄ
を供給し続ける。この結果、コラムアドレスカウンタ３
８から出力されるコラムアドレスはＣＡ１からＣＡ２、
ＣＡ３、…と順次更新され、ＤＡ１−１に続く出力デー
タＤＡ１−２、ＤＡ１−３、…が連続的に得られる。一
方、バースト長ｎのデータ読み出しが完了間近になる
と、バースト長制御カウンタ８８はキャリー信号ＣＲＯ
ＵＴを出力する。具体的には、図２３（ｅ）に示すよう
に、ＣＲＯＵＴはサイクル１０の後半からサイクル１１
の前半にかけて出力される。第１のシフトレジスタ９２
はサイクル１１でプリチャージ制御信号ＣＲＡＰＲＥ
を、ＢＬＤＨ発生回路９７はサイクル１２の前半でコラ
ム初期値再ロード信号ＢＬＤＨをそれぞれ出力する。Ｅ
ＮＴＢＡＭ２発生回路９８は、バースト長ｎとＲＡＳ−
ＣＡＳディレイｔ_RCDとを考慮して、サイクル１２の３
サイクル前、すなわちサイクル９でロウアドレス更新信
号ＥＮＴＢＡＭ２を出力する。つまり、サイクル９で
は、サイクル１２以降の動作に間に合うように、ロウア
ドレスカウンタ３６の計数値がＲＢ１に更新される。そ
して、サイクル１２でコラム初期値再ロード信号ＢＬＤ
Ｈがコラムアドレスカウンタ制御回路８７に供給される
と、該コラムアドレスカウンタ制御回路８７によりコラ
ムアドレスカウンタ３８にＣＢ１が設定される。この
際、コラムアドレスカウンタ制御回路８７は、記憶して
いたＣＡ１の最上位ビットを反転させることによりＣＢ
１を得る。

【００８５】サイクル１１でロウアドレスＲＡ１に係る
コラムアドレスＣＡ８のアクセスが終了すると、サイク
ル１２〜１９では次のロウアドレスＲＢ１に係るコラム
アドレスＣＢ１〜ＣＢ８のアクセスが実行される。同様
にして、サイクル２０〜２７ではロウアドレスＲＡ２に
係るコラムアドレスＣＡ１〜ＣＡ８のアクセスが、サイ
クル２８〜３５ではロウアドレスＲＢ２に係るコラムア
ドレスＣＢ１〜ＣＢ８のアクセスが各々実行される。以
上の動作に呼応して、サイクル７〜１４ではＡバンクの
出力データＤＡ１−１〜ＤＡ１−８が、サイクル１５〜
２２ではＢバンクの出力データＤＢ１−１〜ＤＢ１−８
が、サイクル２３〜３０ではＡバンクの出力データＤＡ
２−１〜ＤＡ２−８が、サイクル３１〜３８ではＢバン
クの出力データＤＢ２−１〜ＤＢ２−８が各々得られ
る。

【００８６】以上の一連の動作の途中でライン数Ｎのデ
ータ読み出しが完了間近になると、バースト長制御カウ
ンタ８８は、キャリー信号ＣＲＯＵＴとともにブロック
キャリー信号ＢＣＫＣＲを出力する。具体的には、図２
５（ｈ）に示すように、ＢＬＫＣＲはサイクル２６の後
半からサイクル２７の前半にかけて出力される。第２の
シフトレジスタ９３は、ブロックキャリー信号ＢＬＫＣ
Ｒを遅延させた信号をキャリー禁止回路９４のリセット
端子に供給する。これにより、サイクル２８の前半でＢ
ＬＤＨ発生回路９７がコラム初期値再ロード信号ＢＬＤ
Ｈを出力した後に、ブロックアクセス実行信号ＢＬＫＥ
Ｘが“Ｌ”レベルにリセットされる。このようにしてＢ
ＬＫＥＸが“Ｌ”レベルになると、ＣＲ発生回路９６は
バースト停止信号ＣＲの生成が許可され、ＢＬＤＨ発生
回路９７及びＥＮＴＢＡＭ２発生回路９８は動作が禁止
される。そして、サイクル３４の後半からサイクル３５
の前半にかけてバースト長制御カウンタ８８からキャリ
ー信号ＣＲＯＵＴが出力されると、図２６（ｈ）に示す
ように、サイクル３５でＣＲ発生回路９６によりバース
ト停止信号ＣＲが生成される。これに呼応して、内部ス
テージ制御回路９０は、コラムアドレスカウンタ３８へ
のコラムアドレス更新信号Ｉ１Ｄの供給を停止する。

【００８７】図２７は、ライン数Ｎ、バースト長ｎの場
合の以上の動作をフローチャートの形式で表したもので
ある。ステップＳ２１〜Ｓ３１のうちステップＳ２５で
参照されるｎ1 （＝ｎ−ｔ_RCD−１）は、ロウアドレス
更新信号ＥＮＴＢＡＭ２の出力タイミングの制御に使用
される。ステップＳ３０で参照されるｎ2 （＝ｎ−１）
は１ラインアクセスの終了制御に、ステップＳ２６及び
ステップＳ３１で参照されるｎ3 （＝Ｎ−１）は、ブロ
ックアクセスの終了制御に各々使用される。

【００８８】以上のとおり、本実施例によれば、単一の
ロウアドレスと単一のコラムアドレスとを /ＲＡＳ及び
/ＣＡＳとともに外部から供給するだけで、任意の位置
のブロック中のラインデータを連続的にアクセスするこ
とができる。

【００８９】

【発明の効果】以上説明してきたとおり、本発明によれ
ば、画像データメモリを少なくとも２バンクの構成と
し、各バンクへの画素データの格納の仕方を工夫したう
え、１つのバンクをアクセスしている間に他のバンクを
プリチャージすることとしたので、ラインデータの間断
のないアクセスが実現する結果、画像データメモリのア
クセス速度が向上する。

【００９０】また、ロウアドレスカウンタとコラムアド
レスカウンタとの導入により、高速かつ低消費電力のブ
ロックアクセスを実現できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る２バンク構成の画
像データメモリ（ＤＲＡＭ）のブロック図である。

【図２】（ａ）〜（ｄ）は、図１のＤＲＡＭのフレーム
アクセスモードにおけるデータの読み出し方法を示すタ
イミング図である。

【図３】図１のＤＲＡＭのアクセス手順を示すシーケン
ス図であって、（ａ）はフレームアクセス、（ｂ）は奇
数フィールドアクセス、（ｃ）は偶数フィールドアクセ
スの各モードに対応したものである。

【図４】本発明の第２の実施例に係る２バンク構成の画
像データメモリ（ＤＲＡＭ）のブロック図である。

【図５】（ａ）〜（ｄ）は、図４のＤＲＡＭのフレーム
アクセスモードにおけるデータの読み出し方法を示すタ
イミング図である。

【図６】本発明の第３の実施例に係る２バンク構成の画
像データメモリ（ＤＲＡＭ）を備えた画像データメモリ
システムのブロック図である。

【図７】図６中のプロセッサによるＤＲＡＭの読み出し
方法を示すフローチャート図である。

【図８】図６中のプロセッサによるＤＲＡＭのアクセス
手順を示すシーケンス図であって、（ａ）はフレームア
クセス、（ｂ）は奇数フィールドアクセス、（ｃ）は偶
数フィールドアクセスの各モードに対応したものであ
る。

【図９】図６の画像データメモリシステムのフレームア
クセスモードにおけるＤＲＡＭ読み出し速度の改善効果
を示すグラフである。

【図１０】本発明の第４の実施例に係る４バンク構成の
画像データメモリ（ＤＲＡＭ）のブロック図である。

【図１１】図１０のＤＲＡＭのアクセス手順を示すシー
ケンス図であって、（ａ）はフレームアクセス、（ｂ）
は奇数フィールドアクセス、（ｃ）は偶数フィールドア
クセスの各モードに対応したものである。

【図１２】図１０のＤＲＡＭにおいてバンク数がチップ
面積に及ぼす影響を示したグラフである。

【図１３】図１０のＤＲＡＭ構成（第４の実施例）によ
り、フレームアクセスモードにおけるＤＲＡＭ読み出し
速度が第３の実施例の場合に比べて更に改善されること
を示すグラフである。

【図１４】本発明の第５の実施例に係る２バンク構成の
画像データメモリ（ＤＲＡＭ）のブロック図である。

【図１５】図１４のＤＲＡＭのアクセス手順を示すシー
ケンス図であって、（ａ）はフレームアクセス、（ｂ）
は奇数フィールドアクセス、（ｃ）は偶数フィールドア
クセスの各モードに対応したものである。

【図１６】本発明の第６の実施例に係る２バンク構成の
画像データメモリ（ＤＲＡＭ）のブロック図である。

【図１７】図１６のＤＲＡＭ中のロウアドレスカウンタ
及びコラムアドレスカウンタの動作を示すフローチャー
ト図である。

【図１８】（ａ）〜（ｃ）は、図１６のＤＲＡＭのアク
セスのためのパラメータ設定方法を示すタイミング図で
ある。

【図１９】本発明の第７の実施例に係る２バンク構成の
画像データメモリ（ＤＲＡＭ）のブロック図である。

【図２０】本発明の第８の実施例に係る２バンク構成の
画像データメモリ（シンクロナスＤＲＡＭ）のブロック
図である。

【図２１】図２０のシンクロナスＤＲＡＭ中のブロック
アクセス制御回路の内部構成を示すブロック図である。

【図２２】（ａ）〜（ｋ）は、図２０のシンクロナスＤ
ＲＡＭのブロックアクセスモードにおけるデータの読み
出し方法を示すタイミング図である。

【図２３】（ａ）〜（ｋ）は、図２０のシンクロナスＤ
ＲＡＭのブロックアクセスモードにおけるデータの読み
出し方法を示すタイミング図であって、図２２（ａ）〜
（ｋ）に続く期間を表したものである。

【図２４】（ａ）〜（ｋ）は、図２０のシンクロナスＤ
ＲＡＭのブロックアクセスモードにおけるデータの読み
出し方法を示すタイミング図であって、図２３（ａ）〜
（ｋ）に続く期間を表したものである。

【図２５】（ａ）〜（ｌ）は、図２０のシンクロナスＤ
ＲＡＭのブロックアクセスモードにおけるデータの読み
出し方法を示すタイミング図であって、図２４（ａ）〜
（ｋ）に続く期間を表したものである。

【図２６】（ａ）〜（ｌ）は、図２０のシンクロナスＤ
ＲＡＭのブロックアクセスモードにおけるデータの読み
出し方法を示すタイミング図であって、図２５（ａ）〜
（ｌ）に続く期間を表したものである。

【図２７】図２０のシンクロナスＤＲＡＭ中のロウアド
レスカウンタ及びコラムアドレスカウンタの動作を示す
フローチャート図である。

【図２８】従来の画像データメモリ（ＤＲＡＭ）へのデ
ータ格納の様子と、その３種類のアクセスモードの説明
図である。

【図２９】図２８のＤＲＡＭのアクセス手順を示すシー
ケンス図であって、（ａ）はフレームアクセス、（ｂ）
は奇数フィールドアクセス、（ｃ）は偶数フィールドア
クセスの各モードに対応したものである。

【符号の説明】

１１Ａバンクのメモリセルアレイ（第１のメモリ領
域）１２，２２，３１ロウアドレスバッファ１３，２３ロウデコーダ１４，２４，３７コラムアドレスバッファ１５，２５，３８コラムアドレスカウンタ１６，２６コラムデコーダ２１Ｂバンクのメモリセルアレイ（第２のメモリ領
域）３５ワード線選択回路３６ロウアドレスカウンタ４０ＤＲＡＭ（画像データメモリ）４１Ａバンクのメモリセルアレイ（第１のメモリ領
域）４２Ｂバンクのメモリセルアレイ（第２のメモリ領
域）５０プロセッサ５１ＣＰＵ５２ＳＲＡＭ（バッファメモリ）５３ＤＭＡＣ６１Ａバンクのメモリセルアレイ（第１のメモリ領
域）６２Ｂバンクのメモリセルアレイ（第２のメモリ領
域）６３Ｃバンクのメモリセルアレイ（第３のメモリ領
域）６４Ｄバンクのメモリセルアレイ（第４のメモリ領
域）７１Ａバンクのメモリセルアレイ（第１のメモリ領
域）７２Ｂバンクのメモリセルアレイ（第２のメモリ領
域）８１アドレスバッファ８４制御信号バッファ８５コマンドデコーダ（第１の手段，第２の手段）８６モードセットレジスタ８７コラムアドレスカウンタ制御回路（第３の手段）８８バースト長制御カウンタ（第５の手段，第８の手
段）８９ブロックアクセス制御回路（第６の手段，第７の
手段，第９の手段）９０内部ステージ制御回路（第４の手段）９１プリチャージ回路９２，９３シフトレジスタ９４キャリー信号禁止回路（第９の手段，第２の回
路）９５インバータ９６ＣＲ発生回路（第９の手段，第１の回路）９７ＢＬＤＨ発生回路（第６の手段）９８ＥＮＴＢＡＭ２発生回路（第７の手段）１０１ＤＲＡＭ（画像データメモリ）ＢＬＤＨコラム初期値再ロード信号ＢＬＫＣＲブロックキャリー信号ＢＬＫＥＮブロックアクセスモードイネーブル信号 /ＣＡＳコラムアドレスストローブ信号ＣＲバースト停止信号ＣＲＡＰＲＥプリチャージ制御信号ＣＲＯＵＴキャリー信号ＥＮＴＢＡＭ１ロウ初期値ロード信号ＥＮＴＢＡＭ２ロウアドレス更新信号Ｉ１Ｄコラムアドレス更新信号ＬＤＨコラム初期値ロード信号 /ＲＡＳロウアドレスストローブ信号

Claims

【特許請求の範囲】

【請求項１】フレームデータ中の奇数フィールドデー
タを格納するための第１のメモリ領域と、偶数フィールドデータを格納するための第２のメモリ領
域と、前記第１及び第２のメモリ領域のうちの一方のメモリ領
域をアクセスしている間に他方のメモリ領域をプリチャ
ージしながら、前記第１及び第２のメモリ領域を交互に
アクセスするための周辺回路とを同一チップ上に備えた
ことを特徴とする画像データメモリ。
【請求項２】請求項１記載の画像データメモリにおい
て、前記周辺回路は、外部からロウアドレスを取り込むためのロウアドレスバ
ッファと、前記第１及び第２のメモリ領域のうちの一方のメモリ領
域のワード線を前記取り込まれたロウアドレスに基づい
て選択し、かつ該選択より一定時間後に前記取り込まれ
たロウアドレスと同一のアドレスに基づいて他方のメモ
リ領域のワード線を選択するためのワード線選択回路と
を備えたことを特徴とする画像データメモリ。
【請求項３】フレームデータ中の奇数フィールドデー
タのうちの奇数番目のラインデータと、偶数フィールド
データのうちの偶数番目のラインデータとを格納するた
めの第１のメモリ領域と、偶数フィールドデータのうちの奇数番目のラインデータ
と、奇数フィールドデータのうちの偶数番目のラインデ
ータとを格納するための第２のメモリ領域と、前記第１及び第２のメモリ領域のうちの一方のメモリ領
域をアクセスしている間に他方のメモリ領域をプリチャ
ージしながら、前記第１及び第２のメモリ領域を交互に
アクセスするための周辺回路とを同一チップ上に備えた
ことを特徴とする画像データメモリ。
【請求項４】請求項３記載の画像データメモリと、前記画像データメモリとの間でのデータ転送を司るプロ
セッサとを備えた画像データメモリシステムであって、前記プロセッサは、データを一時格納するためのバッファメモリと、前記第１のメモリ領域との間での奇数フィールドデータ
のうちの奇数番目のラインデータの転送と、前記第２の
メモリ領域との間での偶数フィールドデータのうちの奇
数番目のラインデータの転送と、前記第１のメモリ領域
と前記バッファメモリとの間での偶数フィールドデータ
のうちの偶数番目のラインデータの転送と、前記第２の
メモリ領域との間での奇数フィールドデータのうちの偶
数番目のラインデータの転送と、前記バッファメモリと
の間での偶数フィールドデータのうちの偶数番目のライ
ンデータの転送とを順次実行するための制御回路とを備
えたことを特徴とする画像データメモリシステム。
【請求項５】フレームデータ中の奇数フィールドデー
タのうちの奇数番目のラインデータを格納するための第
１のメモリ領域と、偶数フィールドデータのうちの奇数番目のラインデータ
を格納するための第２のメモリ領域と、奇数フィールドデータのうちの偶数番目のラインデータ
を格納するための第３のメモリ領域と、偶数フィールドデータのうちの偶数番目のラインデータ
を格納するための第４のメモリ領域と、前記第１〜第４のメモリ領域のうちの１つのメモリ領域
をアクセスしている間に他の１つのメモリ領域をプリチ
ャージしながら、前記第１〜第４のメモリ領域のうちの
少なくとも２つのメモリ領域を順次アクセスするための
周辺回路とを同一チップ上に備えたことを特徴とする画
像データメモリ。
【請求項６】フレームデータ中の奇数フィールドデー
タのうちの奇数番目のラインデータと、偶数フィールド
データのうちの奇数番目のラインデータとを同一のワー
ド線上に格納するための第１のメモリ領域と、奇数フィールドデータのうちの偶数番目のラインデータ
と、偶数フィールドデータのうちの偶数番目のラインデ
ータとを同一のワード線上に格納するための第２のメモ
リ領域と、前記第１及び第２のメモリ領域のうちの一方のメモリ領
域をアクセスしている間に他方のメモリ領域をプリチャ
ージしながら、前記第１及び第２のメモリ領域を交互に
アクセスするための周辺回路とを同一チップ上に備えた
ことを特徴とする画像データメモリ。
【請求項７】奇数フィールドと偶数フィールドとで構
成された１フレームの画像データを格納するためのメモ
リ領域を備えた画像データメモリのアクセス方法であっ
て、第１の初期値としてロウアドレスの初期値を入力するス
テップと、第２の初期値としてコラムアドレスの初期値を入力する
ステップと、前記メモリ領域の１本のワード線を選択するようにロウ
アドレスとして前記第１の初期値を、該選択されたワー
ド線上の１個のメモリセルを選択するようにコラムアド
レスとして前記第２の初期値を各々前記メモリ領域に供
給するステップと、前記メモリ領域へのコラムアドレスを更新するステップ
と、前記コラムアドレスが所定値に達したときには、前記メ
モリ領域へのロウアドレスを更新しかつ前記メモリ領域
へのコラムアドレスを前記第２の初期値に戻すステップ
と、前記ロウアドレスが所定値に達したときには前記メモリ
領域のアクセスを終了するステップとを備えたことを特
徴とするアクセス方法。
【請求項８】奇数フィールドと偶数フィールドとで構
成された１フレームの画像データを格納するためのメモ
リ領域と、前記メモリ領域の少なくとも一部のワード線を順次指定
するようにロウアドレスを連続生成するためのロウアド
レスカウンタと、前記指定されたワード線上の少なくとも一部のメモリセ
ルを順次指定するようにコラムアドレスを連続生成する
ためのコラムアドレスカウンタと、前記ロウアドレスカウンタ及びコラムアドレスカウンタ
の動作を制御するためのシーケンス制御回路とを同一チ
ップ上に備えたことを特徴とする画像データメモリ。
【請求項９】請求項８記載の画像データメモリにおい
て、前記ロウアドレスカウンタ及びコラムアドレスカウンタ
は、各々外部から供給されたアドレスを初期値として計
数動作を開始するように前記シーケンス制御回路により
それぞれ制御されることを特徴とする画像データメモ
リ。
【請求項１０】請求項８記載の画像データメモリにお
いて、前記ロウアドレスカウンタ及びコラムアドレスカウンタ
は、各々外部から供給された矩形アクセス領域の大きさ
に関するパラメータに従って計数動作を終了するように
前記シーケンス制御回路によりそれぞれ制御されること
を特徴とする画像データメモリ。
【請求項１１】請求項８記載の画像データメモリにお
いて、前記ロウアドレスカウンタ及びコラムアドレスカウンタ
は、各々外部から供給された矩形アクセス領域の大きさ
に関する情報に基づいて内部生成されたパラメータに従
って計数動作を終了するように前記シーケンス制御回路
によりそれぞれ制御されることを特徴とする画像データ
メモリ。
【請求項１２】請求項８記載の画像データメモリにお
いて、前記シーケンス制御回路は、外部から供給されたロウアドレスが前記ロウアドレスカ
ウンタに初期値としてロードされるように、ロウアドレ
スストローブ信号からロウ初期値ロード信号を生成する
ための第１の手段と、外部から供給されたコラムアドレスが前記コラムアドレ
スカウンタに初期値としてロードされるように、コラム
アドレスストローブ信号からコラム初期値ロード信号を
生成するための第２の手段と、前記コラムアドレスカウンタに初期値としてロードされ
たコラムアドレスを記憶するための第３の手段と、前記コラムアドレスカウンタの更新を指令するようにコ
ラムアドレス更新信号を生成するための第４の手段と、前記コラムアドレスカウンタの更新回数が所定値に達し
たときにはキャリー信号を生成するための第５の手段
と、前記第５の手段によりキャリー信号が生成されたときに
は、前記第３の手段に記憶されているコラムアドレスが
前記コラムアドレスカウンタにロードされるようにコラ
ム初期値再ロード信号を生成するための第６の手段と、前記コラムアドレスカウンタの計数値のデコード結果に
応じて、前記ロウアドレスカウンタの更新を指令するよ
うにロウアドレス更新信号を生成するための第７の手段
と、前記ロウアドレスカウンタの更新回数が所定値に達した
ときにはブロックキャリー信号を生成するための第８の
手段と、前記第８の手段によりブロックキャリー信号が生成され
たときには前記第４の手段によるコラムアドレス更新信
号の生成を停止させるための第９の手段とを備えたこと
を特徴とする画像データメモリ。
【請求項１３】請求項１２記載の画像データメモリに
おいて、前記第９の手段は、前記第５の手段により生成されたキャリー信号に応答し
て、前記第４の手段にコラムアドレス更新信号の生成を
停止させるようにバースト停止信号を生成するための第
１の回路と、ブロックアクセスモードイネーブル信号が与えられたと
きには、前記第２の手段により生成されたコラム初期値
ロード信号に応答して前記第１の回路によるバースト停
止信号の生成を禁止し、かつ前記第８の手段により生成
されたブロックキャリー信号に応答して前記第１の回路
によるバースト停止信号の生成を許可するための第２の
回路とを備えたことを特徴とする画像データメモリ。
【請求項１４】フレームデータ中の奇数フィールドデ
ータを格納するための第１のメモリ領域と、偶数フィールドデータを格納するための第２のメモリ領
域と、前記第１及び第２のメモリ領域のうちの一方のメモリ領
域をアクセスしている間に他方のメモリ領域をプリチャ
ージしながら、前記第１及び第２のメモリ領域を交互に
アクセスするための周辺回路とを同一チップ上に備えた
画像データメモリであって、前記周辺回路は、外部から供給されたロウアドレスが２進数の計数値とし
て初期設定され、かつ最下位ビットから上位複数ビット
への桁上げを許容されながら順次更新されるロウアドレ
スカウンタと、前記ロウアドレスカウンタの計数値の最下位ビットが０
であることを条件として、かつ前記ロウアドレスカウン
タの計数値の上位複数ビットに応じて、前記第１のメモ
リ領域のワード線を選択するための第１のロウデコーダ
と、前記ロウアドレスカウンタの計数値の最下位ビットが１
であることを条件として、かつ前記ロウアドレスカウン
タの計数値の上位複数ビットに応じて、前記第２のメモ
リ領域のワード線を選択するための第２のロウデコーダ
とを備えたことを特徴とする画像データメモリ。
【請求項１５】請求項１４記載の画像データメモリに
おいて、前記周辺回路は、外部から供給されたコラムアドレスが２進数の計数値と
して初期設定され、下位複数ビットから最上位ビットへ
の桁上げを禁止されながら計数値が順次更新され、かつ
更新回数が所定値に達する毎に最上位ビットを反転させ
たコラムアドレスが再設定されるコラムアドレスカウン
タと、前記コラムアドレスカウンタの計数値の最上位ビットが
０であることを条件として、かつ前記コラムアドレスカ
ウンタの計数値の下位複数ビットに応じて、前記第１の
メモリ領域の選択されたワード線上のメモリセルを選択
するための第１のコラムデコーダと、前記コラムアドレスカウンタの計数値の最上位ビットが
１であることを条件として、かつ前記コラムアドレスカ
ウンタの計数値の下位複数ビットに応じて、前記第２の
メモリ領域の選択されたワード線上のメモリセルを選択
するための第２のコラムデコーダとを更に備えたことを
特徴とする画像データメモリ。
【請求項１６】請求項１５記載の画像データメモリに
おいて、前記周辺回路は、前記コラムアドレスカウンタの更新回数が所定値に達す
る毎に、前記ロウアドレスカウンタの計数値の最下位ビ
ットに応じて前記第１及び第２のメモリ領域の交互プリ
チャージが実行されるようにプリチャージ制御信号を生
成するための回路を更に備えたことを特徴とする画像デ
ータメモリ。