JPH077829B2 - 半導体装置およびその製法 - Google Patents
半導体装置およびその製法Info
- Publication number
- JPH077829B2 JPH077829B2 JP56012943A JP1294381A JPH077829B2 JP H077829 B2 JPH077829 B2 JP H077829B2 JP 56012943 A JP56012943 A JP 56012943A JP 1294381 A JP1294381 A JP 1294381A JP H077829 B2 JPH077829 B2 JP H077829B2
- Authority
- JP
- Japan
- Prior art keywords
- single crystal
- crystal layer
- silicon single
- main surface
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 47
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 239000013078 crystal Substances 0.000 claims description 74
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 19
- 229910052710 silicon Inorganic materials 0.000 claims description 19
- 239000010703 silicon Substances 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 13
- 229910052594 sapphire Inorganic materials 0.000 claims description 13
- 239000010980 sapphire Substances 0.000 claims description 13
- 238000011282 treatment Methods 0.000 claims description 6
- 239000012535 impurity Substances 0.000 claims description 5
- 239000012212 insulator Substances 0.000 claims description 3
- 229910052596 spinel Inorganic materials 0.000 claims description 3
- 239000011029 spinel Substances 0.000 claims description 3
- 230000001678 irradiating effect Effects 0.000 claims description 2
- 230000008018 melting Effects 0.000 claims description 2
- 238000002844 melting Methods 0.000 claims description 2
- 239000012808 vapor phase Substances 0.000 claims description 2
- 230000037230 mobility Effects 0.000 description 32
- 229910004298 SiO 2 Inorganic materials 0.000 description 12
- 230000000694 effects Effects 0.000 description 5
- 238000000137 annealing Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 238000007740 vapor deposition Methods 0.000 description 4
- 235000006679 Mentha X verticillata Nutrition 0.000 description 3
- 235000002899 Mentha suaveolens Nutrition 0.000 description 3
- 235000001636 Mentha x rotundifolia Nutrition 0.000 description 3
- 238000005452 bending Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 125000004429 atom Chemical group 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000010979 ruby Substances 0.000 description 2
- 229910001750 ruby Inorganic materials 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical group [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- QSHDDOUJBYECFT-UHFFFAOYSA-N mercury Chemical compound [Hg] QSHDDOUJBYECFT-UHFFFAOYSA-N 0.000 description 1
- 229910052753 mercury Inorganic materials 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
- H01L21/86—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body the insulating body being sapphire, e.g. silicon on sapphire structure, i.e. SOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】 本発明は絶縁板上に成長された高品質のシリコン（Si）
単結晶層を備える基板構造を有する半導体装置およびそ
の製法に関する。
単結晶層を備える基板構造を有する半導体装置およびそ
の製法に関する。
従来、半導体集積回路装置（IC）を形成するための半導
体基板として、サフアイヤ、スピネル等の高絶縁単結晶
支持板上にSi等の半導体単結晶層が成長された構造が提
案されている。このような構造（以下サフアイヤ板上に
Siが形成されたものに代表させ、Ｓilicon Ｏn Ｓapphi
re−SOS−構造と呼ぶ）を用いれば、半導体素子が形成
されるべき半導体単結晶層を機械的強度を損うことなく
薄くでき、かつ支持板との間に高絶縁が達成されるの
で、高速、高集積度、低消費電力のICの実現が期待でき
る。
体基板として、サフアイヤ、スピネル等の高絶縁単結晶
支持板上にSi等の半導体単結晶層が成長された構造が提
案されている。このような構造（以下サフアイヤ板上に
Siが形成されたものに代表させ、Ｓilicon Ｏn Ｓapphi
re−SOS−構造と呼ぶ）を用いれば、半導体素子が形成
されるべき半導体単結晶層を機械的強度を損うことなく
薄くでき、かつ支持板との間に高絶縁が達成されるの
で、高速、高集積度、低消費電力のICの実現が期待でき
る。
SOS構造は基本的には従来周知の半導体のエピタキシヤ
ル成長法と同様の方法で作製し得る。しかしながら、支
持板として半導体とは格子定数および熱膨張係数が大幅
に異なる絶縁体を用いること、必要な半導体単結晶層の
厚さが高々１μｍ程度と極端に薄いことから、通常の成
長法では満足な結晶性を得るのは困難である。特にSOS
構造を用いて演算素子あるいは記憶素子等の高速半導体
装置を作製する場合、半導体単結晶層内でのキヤリヤの
移動度（以下単に移動度）を十分に高める必要がある
が、従来のSOS構造では移動度を満足できる程度、少な
くともパルク半導体に匹敵する値とすることが困難であ
つた。そのために、SOS構造の高速ICへの適用には限界
があつたのである。
ル成長法と同様の方法で作製し得る。しかしながら、支
持板として半導体とは格子定数および熱膨張係数が大幅
に異なる絶縁体を用いること、必要な半導体単結晶層の
厚さが高々１μｍ程度と極端に薄いことから、通常の成
長法では満足な結晶性を得るのは困難である。特にSOS
構造を用いて演算素子あるいは記憶素子等の高速半導体
装置を作製する場合、半導体単結晶層内でのキヤリヤの
移動度（以下単に移動度）を十分に高める必要がある
が、従来のSOS構造では移動度を満足できる程度、少な
くともパルク半導体に匹敵する値とすることが困難であ
つた。そのために、SOS構造の高速ICへの適用には限界
があつたのである。
半導体中での移動度は、キヤリヤを散乱させる全ての要
因により、低められる。例えば半導体結晶の格子自体、
半導体中にドープされた不純物、積層欠陥、転位、歪等
である。このうち、SOS構造では積層欠陥、転位、歪が
多く移動度を高めることが困難であつた。
因により、低められる。例えば半導体結晶の格子自体、
半導体中にドープされた不純物、積層欠陥、転位、歪等
である。このうち、SOS構造では積層欠陥、転位、歪が
多く移動度を高めることが困難であつた。
すなわち、支持板とその上に成長される半導体とは格子
定数が異なり、両者はいわゆる異種接合を作るため、両
者の界面に双晶、転位あるいは積層欠陥が多数生じる。
更に、支持板からオートドーピングした不純物（例えば
Al素子,O原子）、結晶の形成に寄与しないSi原子等を多
量に含んでいる。このような領域は通常サフアイヤ板か
ら0.05μｍ程度まで形成される（境界双と称する）。そ
して、上述の欠陥の数は半導体の成長に伴つて漸減する
のであるが、SOS構造のICで半導体層の厚さを例えば0.5
〜１μｍと薄くした場合、欠陥が十分減少していない領
域を半導体能動素子の一部に用いざるを得ず、移動度を
高くできなかつた。
定数が異なり、両者はいわゆる異種接合を作るため、両
者の界面に双晶、転位あるいは積層欠陥が多数生じる。
更に、支持板からオートドーピングした不純物（例えば
Al素子,O原子）、結晶の形成に寄与しないSi原子等を多
量に含んでいる。このような領域は通常サフアイヤ板か
ら0.05μｍ程度まで形成される（境界双と称する）。そ
して、上述の欠陥の数は半導体の成長に伴つて漸減する
のであるが、SOS構造のICで半導体層の厚さを例えば0.5
〜１μｍと薄くした場合、欠陥が十分減少していない領
域を半導体能動素子の一部に用いざるを得ず、移動度を
高くできなかつた。
また、一般に支持板は半導体よりも熱膨張係数が大き
い。SOS構造を作製するために高温にて支持板上に半導
体を成長させた後室温まで降下させると、この熱膨張係
数の差により半導体中に圧縮応力が残留する。この圧縮
応力のために、SOS構造での移動度が低下する。例えば
サフアイヤ上にシリコンを約1000℃で気相成長させたSO
S構造の場合、シリコン層中で残留圧縮応力は約7Kbarに
もなり、応力が無い場合と比較して電子のHall移動度は
（100）結晶面を有するSiの場合、約60％に減少するこ
とが明らかとなつた。移動度と半導体素子の動作速度と
は比例するから、上述の残留圧縮応力は半導体素子の動
作速度を低める。
い。SOS構造を作製するために高温にて支持板上に半導
体を成長させた後室温まで降下させると、この熱膨張係
数の差により半導体中に圧縮応力が残留する。この圧縮
応力のために、SOS構造での移動度が低下する。例えば
サフアイヤ上にシリコンを約1000℃で気相成長させたSO
S構造の場合、シリコン層中で残留圧縮応力は約7Kbarに
もなり、応力が無い場合と比較して電子のHall移動度は
（100）結晶面を有するSiの場合、約60％に減少するこ
とが明らかとなつた。移動度と半導体素子の動作速度と
は比例するから、上述の残留圧縮応力は半導体素子の動
作速度を低める。
これとは逆に、表面が特定の結晶面を有するSi単結晶に
対し、引張応力を印加すると移動度が増大することが知
られている。
対し、引張応力を印加すると移動度が増大することが知
られている。
この現象を利用して従来、SOS構造をSi単結晶層側が凸
となるようにたわませることにより、Si単結晶層に引張
応力を印加することが提案されている。例えば、面方位
が（001）のSi単結晶層を有するSOS構造を、凸状の表面
を有するマウントに、SOS構造の支持板表面がマイント
の凸状の表面と密着するように固定することにより、Si
単結晶層に引張応力を印加させ、それによつてSi単結晶
層での移動を増大させることが提案されている。
となるようにたわませることにより、Si単結晶層に引張
応力を印加することが提案されている。例えば、面方位
が（001）のSi単結晶層を有するSOS構造を、凸状の表面
を有するマウントに、SOS構造の支持板表面がマイント
の凸状の表面と密着するように固定することにより、Si
単結晶層に引張応力を印加させ、それによつてSi単結晶
層での移動を増大させることが提案されている。
しかしながら、この方法ではSi単結晶層内の欠陥は除去
されず、移動度向上に限界があつた。また、この方法は
支持板にも大きな曲げ等力を印加させるものであり、Si
単結晶層での移動度が効果的に増大するような引張り応
力を与えると、サフアイヤ等の支持板がその応力に耐え
きれず破損される恐れがあつた。更に、この方法では凸
状のマイントを用意する必要があり、半導体装置の部品
点数が増えてコストが増大すること、マイントにSOS構
造をたわませながら密着固定する作業を要し、固定時に
SOS構造に損傷を与える恐れがあること、密着固定の再
現性に難点があること等の解決すべき多くの問題点があ
つた。
されず、移動度向上に限界があつた。また、この方法は
支持板にも大きな曲げ等力を印加させるものであり、Si
単結晶層での移動度が効果的に増大するような引張り応
力を与えると、サフアイヤ等の支持板がその応力に耐え
きれず破損される恐れがあつた。更に、この方法では凸
状のマイントを用意する必要があり、半導体装置の部品
点数が増えてコストが増大すること、マイントにSOS構
造をたわませながら密着固定する作業を要し、固定時に
SOS構造に損傷を与える恐れがあること、密着固定の再
現性に難点があること等の解決すべき多くの問題点があ
つた。
本発明の目的は、SOS構造の半導体層の移動度をSOS構造
を機械的に変形させることなく増大させ、動作速度の大
きいSOS構造の半導体装置およびその製法を提供するこ
とにある。
を機械的に変形させることなく増大させ、動作速度の大
きいSOS構造の半導体装置およびその製法を提供するこ
とにある。
この目的を達成するために本発明の特徴とするところ
は、SOS構造の半導体装置において、Si単結晶層の面方
位を｛100｝あるは｛110｝とし、かつSi単結晶層の少な
くとも露出主表面を含む部分を再成長層として、この再
成長層に半導体素子を形成し、半導体素子が形成された
再成長層内に引張り応力が印加されているという点にあ
る。
は、SOS構造の半導体装置において、Si単結晶層の面方
位を｛100｝あるは｛110｝とし、かつSi単結晶層の少な
くとも露出主表面を含む部分を再成長層として、この再
成長層に半導体素子を形成し、半導体素子が形成された
再成長層内に引張り応力が印加されているという点にあ
る。
また、本発明製法の特徴は、SOS構造のSi単結晶層に対
し電磁波を照射してその表面部を融解させた後再成長さ
せる工程を有し、再成長後にSi単結晶層に対して実施さ
れるすべての処理を、Si単結晶層と支持板の少なくとも
一方が600℃未満、好ましくは400℃以下の温度条件下で
行う点にある。
し電磁波を照射してその表面部を融解させた後再成長さ
せる工程を有し、再成長後にSi単結晶層に対して実施さ
れるすべての処理を、Si単結晶層と支持板の少なくとも
一方が600℃未満、好ましくは400℃以下の温度条件下で
行う点にある。
本発明ではSi単結晶層として、一度形成された後融解さ
れ再成長したものを用いている。再成長層では、積層欠
陥、転位等が著しく減少されているので、移動度が増大
する。また、再成長時に支持板の温度はSi単結晶層と比
較して低温に保たれるので、再成長層内には引張応力が
残留する。本発明者らは、Si単結晶のピエゾ効果によ
り、引張応力を確認した。本発明ではSi単結晶層の面方
位が｛100｝あるは｛110｝であるので、上述の引張応力
により、移動度が増大する。
れ再成長したものを用いている。再成長層では、積層欠
陥、転位等が著しく減少されているので、移動度が増大
する。また、再成長時に支持板の温度はSi単結晶層と比
較して低温に保たれるので、再成長層内には引張応力が
残留する。本発明者らは、Si単結晶のピエゾ効果によ
り、引張応力を確認した。本発明ではSi単結晶層の面方
位が｛100｝あるは｛110｝であるので、上述の引張応力
により、移動度が増大する。
また、本発明者らの検討によれば、後述するように上述
の再成長層の高移動度特性は600℃以上の熱処理を施す
ことにより、劣化することが明らかとなつた。
の再成長層の高移動度特性は600℃以上の熱処理を施す
ことにより、劣化することが明らかとなつた。
以下、本発明をより詳細に説明する。
まず直径約50mm、厚さ約0.3mm、面方位（１02）のサ
フアイヤ板を用意し、その一方主表面上に通常の気相成
長法によつて厚さ約0.5μｍ、面方位（100）、りん濃度
約３×1016atoms/cm3のｎ型Si単結晶層を成長させてSOS
構造を得た。このSOS構造のSi層でのホール（Hall）移
動度は平均して約280cm2/V・ｓであつた。
フアイヤ板を用意し、その一方主表面上に通常の気相成
長法によつて厚さ約0.5μｍ、面方位（100）、りん濃度
約３×1016atoms/cm3のｎ型Si単結晶層を成長させてSOS
構造を得た。このSOS構造のSi層でのホール（Hall）移
動度は平均して約280cm2/V・ｓであつた。
次にこのSOS構造に対し、第１図に示すようにレーザ光
を照射した。図において、10はSOS想像であり、１はサ
フアイヤ板、２はｎ型Si単結晶層である。20はレーザ光
源、30はレーザ光源20から発せられたレーザ光、40はレ
ーザ光30を均一化するための装着であり、41は散乱器、
42は反射器である。
を照射した。図において、10はSOS想像であり、１はサ
フアイヤ板、２はｎ型Si単結晶層である。20はレーザ光
源、30はレーザ光源20から発せられたレーザ光、40はレ
ーザ光30を均一化するための装着であり、41は散乱器、
42は反射器である。
本実施例で用いたレーザ光源20はＱスイツチ・ルビーレ
ーザであり、波長は6943Å、１回の照射のパルス幅は25
nsecである。レーザのエネルギは1.5J/cm2とし、間をお
いて３回照射した。このエネルギはSi単結晶の表面を融
解するの十分な強さである。融解されたSiは直ちに自然
冷却され、再成長層となる。上述の３回の照射の間隔
は、再成長に要する時間よりもはるかに長くした。
ーザであり、波長は6943Å、１回の照射のパルス幅は25
nsecである。レーザのエネルギは1.5J/cm2とし、間をお
いて３回照射した。このエネルギはSi単結晶の表面を融
解するの十分な強さである。融解されたSiは直ちに自然
冷却され、再成長層となる。上述の３回の照射の間隔
は、再成長に要する時間よりもはるかに長くした。
上述の照射の結果、Hall移動度は約560cm2/V・ｓに増大
した。
した。
このSOS構造のSi再成長層を欠陥選択エツチとした表面
を走査型電子顕微鏡で観察した結果、積層欠陥はほとん
ど観察されず、また転位に相当するエツチピツト（ech
pit）の数は照射しないものに比較して1/3〜1/5に減
少していた。
を走査型電子顕微鏡で観察した結果、積層欠陥はほとん
ど観察されず、また転位に相当するエツチピツト（ech
pit）の数は照射しないものに比較して1/3〜1/5に減
少していた。
また、照射されたレーザのエネルギのほとんどはSi単結
晶層内で吸収され、サフアイヤ板は加熱されず常温に保
たれていた。したがつて、融解されたSiの再成長時の自
己収縮はサフアイヤ板およびそれに隣接するSi単結晶層
（固相）によつて妨げられる傾向にあり、再成長層には
引張応力が残留する。
晶層内で吸収され、サフアイヤ板は加熱されず常温に保
たれていた。したがつて、融解されたSiの再成長時の自
己収縮はサフアイヤ板およびそれに隣接するSi単結晶層
（固相）によつて妨げられる傾向にあり、再成長層には
引張応力が残留する。
とこらが、このようにして移動度が増大されたSOS構造
に対し、不純物のドーピング等半導体装置製作のための
高温熱処理を行うと移動度が劣化することが本発明者ら
の実験により、何らかとなつた。
に対し、不純物のドーピング等半導体装置製作のための
高温熱処理を行うと移動度が劣化することが本発明者ら
の実験により、何らかとなつた。
第２図にこれを説明する。第２図は上述のレーザ照射を
受けたSOS構造に対し、種々の温度でアニールしたとき
のSi単結晶層内の電子のHall移動度を示す。アニールは
SOS構造全体について行い、時間は各温度とも約40分間
である。第２図によれば、アニール温度が600℃未満で
あれば、多少なりとも、レーザ照射をしないSOS構造と
比較して移動度増大の効果が現れているが、600℃以上
では移動度増大の効果が期待できない。また、アニール
温度が400℃以下であれば、レーザ照射により増大した
移動度を劣化させることがないので好ましい。
受けたSOS構造に対し、種々の温度でアニールしたとき
のSi単結晶層内の電子のHall移動度を示す。アニールは
SOS構造全体について行い、時間は各温度とも約40分間
である。第２図によれば、アニール温度が600℃未満で
あれば、多少なりとも、レーザ照射をしないSOS構造と
比較して移動度増大の効果が現れているが、600℃以上
では移動度増大の効果が期待できない。また、アニール
温度が400℃以下であれば、レーザ照射により増大した
移動度を劣化させることがないので好ましい。
上述の傾向は、SOS構造全体のみならず支持板とSi単結
晶層とのどちらか一方が上述の温度にされたときにもあ
てはまることがわかつた。例えば支持板の温度が400℃
以下に保たれていれば、Si単結晶層が600℃以上に加熱
されたとしても、移動度は劣化しない。支持板とSi単結
晶層の温度が上述と逆の大小関係であつても同じであ
る。
晶層とのどちらか一方が上述の温度にされたときにもあ
てはまることがわかつた。例えば支持板の温度が400℃
以下に保たれていれば、Si単結晶層が600℃以上に加熱
されたとしても、移動度は劣化しない。支持板とSi単結
晶層の温度が上述と逆の大小関係であつても同じであ
る。
したがつて、本発明により再成長層を形成した後、支持
板およびSi単結晶層の少なくとも一方の温度を600℃未
満、望ましくは400℃以下に保持して半導体装置を製造
することにより、動作速度の大きいSOS構造の半導体装
置を得ることができる。
板およびSi単結晶層の少なくとも一方の温度を600℃未
満、望ましくは400℃以下に保持して半導体装置を製造
することにより、動作速度の大きいSOS構造の半導体装
置を得ることができる。
なお、本発明ではSi単結晶層として面方位が上述の（10
0）のものの他、一般に（100）と結晶学的に等価である
面（これらを｛100｝面と表わす）、および｛110｝面を
主表面に有するものにも適用し得る。
0）のものの他、一般に（100）と結晶学的に等価である
面（これらを｛100｝面と表わす）、および｛110｝面を
主表面に有するものにも適用し得る。
以下、本発明の実施例について説明する。
第３図に本発明の一実施例であるMOS型電界効果トラン
ジスタ（以下MOSFET）の製作工程要部を示す。
ジスタ（以下MOSFET）の製作工程要部を示す。
まず、上述したと同様に、サフアイヤ支持板１の一主表
面上に主表面の面方位が（100）であるｐ型Si単結晶層
２を約1000℃で気相成長させ、Si単結晶層２に対し第１
図に示した装置により、レーザ光30を照射して再成長層
を形成する。照射条件は上述した通りである（ａ）。
面上に主表面の面方位が（100）であるｐ型Si単結晶層
２を約1000℃で気相成長させ、Si単結晶層２に対し第１
図に示した装置により、レーザ光30を照射して再成長層
を形成する。照射条件は上述した通りである（ａ）。
次に常温にてSi単結晶層２をKOH溶液を用いて選択的に
エツチングし、Si単結晶島210を形成する。Si単結晶島2
10の露出部は、約400℃にてペラズマCVD法によりSiO2膜
201およびSi単結晶層202を順次形成し、MOSFETのゲート
部分となるべき所を残して他をフオトリソグラフイ技術
により除去する。フオトリソグラフイ技術の適用時の最
高温度は感光膜のベーキング時であり、この時支持板温
度は約100℃であつた（ｂ）。
エツチングし、Si単結晶島210を形成する。Si単結晶島2
10の露出部は、約400℃にてペラズマCVD法によりSiO2膜
201およびSi単結晶層202を順次形成し、MOSFETのゲート
部分となるべき所を残して他をフオトリソグラフイ技術
により除去する。フオトリソグラフイ技術の適用時の最
高温度は感光膜のベーキング時であり、この時支持板温
度は約100℃であつた（ｂ）。
次に、Si単結晶島210のSiO2膜201で覆われた部分以外の
部分にイオン注入法により燐等ｎ型を与える不純物をド
ーピングしソース領域211およびドレイン領域212を形成
する。イオン注入時の支持板１の温度は約100℃であつ
た。その後、ソース領域211およびドレイン領域212に対
し、レーザアニールを施した。レーザとしてはcw型レー
ザを用いた。このレーザ照射によりソース領域およびド
レイン領域表面は約1000℃以上に上昇したが、支持板１
は常温に保たれた（ｃ）。
部分にイオン注入法により燐等ｎ型を与える不純物をド
ーピングしソース領域211およびドレイン領域212を形成
する。イオン注入時の支持板１の温度は約100℃であつ
た。その後、ソース領域211およびドレイン領域212に対
し、レーザアニールを施した。レーザとしてはcw型レー
ザを用いた。このレーザ照射によりソース領域およびド
レイン領域表面は約1000℃以上に上昇したが、支持板１
は常温に保たれた（ｃ）。
次にSi単結晶島210の電極を形成すべき部分を除いた部
分に約400℃にプラズマCVD法により、SiO2膜203および2
07を形成した。その後、アルミニウム（Al）の蒸着によ
り、常温にてソース電極204およびドレイン電極205を形
成してMOSFETが完成する（ｄ）。
分に約400℃にプラズマCVD法により、SiO2膜203および2
07を形成した。その後、アルミニウム（Al）の蒸着によ
り、常温にてソース電極204およびドレイン電極205を形
成してMOSFETが完成する（ｄ）。
本実施例のMOSFETにおける、チヤンネル領域での電子の
移動度（以下チヤネル移動度）は、700〜800cm2/V・ｓ
であつた。この値は、本発明による再成長層を有さない
従来のSOS構造を用いたMOSFETのチヤネル移動度が約500
cm2/V・ｓであるのに比較し、大幅に向上している。
移動度（以下チヤネル移動度）は、700〜800cm2/V・ｓ
であつた。この値は、本発明による再成長層を有さない
従来のSOS構造を用いたMOSFETのチヤネル移動度が約500
cm2/V・ｓであるのに比較し、大幅に向上している。
本発明の他の実施例を第４図を参照しつつ説明する。
まず、第３図の実施例と同様のSOS構造を用意する
（ａ）。次に、第３図（ｂ）におけると同様にSi単結晶
島210を形成する。その後、通常の半導体装置の製造に
用いられる選択的熱拡散等の技術を用いてソース領域21
1およびドレイン領域212を形成する。熱拡散の温度は例
えば1150℃のような高温であつて良い。なお、201は熱
拡散工程でSi単結晶島210の露出表面に形成されたSiO2
膜である（ｂ）。
（ａ）。次に、第３図（ｂ）におけると同様にSi単結晶
島210を形成する。その後、通常の半導体装置の製造に
用いられる選択的熱拡散等の技術を用いてソース領域21
1およびドレイン領域212を形成する。熱拡散の温度は例
えば1150℃のような高温であつて良い。なお、201は熱
拡散工程でSi単結晶島210の露出表面に形成されたSiO2
膜である（ｂ）。
次に、Si単結晶島210に対し、レーザ光30を照射してSi
単結晶内に再成長層を形成する。レーザ照射は第１図に
示した装置により行なわれ、照射条件は上述した通りで
ある。なお、SiO2膜201はレーザ光30に対し透明である
ので、再成長層形成の障害とはならない（ｃ）。
単結晶内に再成長層を形成する。レーザ照射は第１図に
示した装置により行なわれ、照射条件は上述した通りで
ある。なお、SiO2膜201はレーザ光30に対し透明である
ので、再成長層形成の障害とはならない（ｃ）。
次に、ソースおよびドレイン電極が形成されるべき部分
のSiO2膜201を、常温にてエツチング除去し、約400℃に
てプラズマCVD法によりSiO2膜207を形成する。その後、
Alの蒸着により、常温にてソース電極204、ドレイン電
極205およびゲート電極206を形成してMOSFETが完成す
る。
のSiO2膜201を、常温にてエツチング除去し、約400℃に
てプラズマCVD法によりSiO2膜207を形成する。その後、
Alの蒸着により、常温にてソース電極204、ドレイン電
極205およびゲート電極206を形成してMOSFETが完成す
る。
本実施例のMOSFETにおけるチヤネル移動度は上述の実施
例におけるものと同様、700〜800cm2/V・ｓであつた。
例におけるものと同様、700〜800cm2/V・ｓであつた。
本実施例ではゲート電極をAl蒸着膜にて形成したが、所
望により上述の実施例と同様、Si多結晶膜としても良
い。また、反対に上述の実施例において、Al等の金属蒸
着膜によりゲート電極を形成しても良い。その他、再成
長層形成後の支持板およびSi単結晶の少なくとも一方を
600℃未満に保持するものであれば、所望により、上述
した以外の処理を行うことが可能である。更に、第４図
の実施例において、SiO2膜を形成せずに、ゲート領域の
SiO2膜201の形状を若干大きくして、ソース・ドレイン
領域とゲート領域間のpn接合露出端を覆うようにしても
良い。そうすれば、上述のSiO2膜207形成のためのプラ
ズマCVD処理は不要となる。
望により上述の実施例と同様、Si多結晶膜としても良
い。また、反対に上述の実施例において、Al等の金属蒸
着膜によりゲート電極を形成しても良い。その他、再成
長層形成後の支持板およびSi単結晶の少なくとも一方を
600℃未満に保持するものであれば、所望により、上述
した以外の処理を行うことが可能である。更に、第４図
の実施例において、SiO2膜を形成せずに、ゲート領域の
SiO2膜201の形状を若干大きくして、ソース・ドレイン
領域とゲート領域間のpn接合露出端を覆うようにしても
良い。そうすれば、上述のSiO2膜207形成のためのプラ
ズマCVD処理は不要となる。
レーザ光30としては、ルビーレーザの他、YAGレーザ、
ガラスレーザ、CO2レーザ、Arレーザ等が使用できる。
あるいはレーザ以外に、フラツシュランプ、水銀ランプ
等の光源でも、Si単結晶の融解・再成長時に支持板がほ
ぼ常温に保たれるものであれば適用可能である。
ガラスレーザ、CO2レーザ、Arレーザ等が使用できる。
あるいはレーザ以外に、フラツシュランプ、水銀ランプ
等の光源でも、Si単結晶の融解・再成長時に支持板がほ
ぼ常温に保たれるものであれば適用可能である。
本発明の適用範囲はサフアイヤ上のSiに限定されず、ス
ピネル、SiO2、ガラス、シリコン窒化膜等他の絶縁物上
のSiにも適用できる。また、MOSFET以外の半導体装置で
あつても、高移動度が要求されるものであれば本発明の
効果を亭受することができる。
ピネル、SiO2、ガラス、シリコン窒化膜等他の絶縁物上
のSiにも適用できる。また、MOSFET以外の半導体装置で
あつても、高移動度が要求されるものであれば本発明の
効果を亭受することができる。
以上述べたように、本発明によれば高移動度を有し動作
速度の大きいSOS構造の半導体装置を得るのに効果があ
る。
速度の大きいSOS構造の半導体装置を得るのに効果があ
る。
第１図は本発明の実施例製法で用いられるレーザ照射装
置および方法の概略を示す図、第２図は本発明の効果を
説明するための、アニール温度と電子のHall移動度との
関係を示すグラフ、第３図および第４図はそれぞれ本発
明の実施例である、MOSFETの製造工程の要部を示す図で
ある。 １……支持板、２……Si単結晶層、20……レーザ光源、
30……レーザ光、40……レーザ光を均一化するための装
置、201,203,207……SiO2膜、202,204,205,206……電
極、210……Si単結晶島、211……ソース領域、212……
ドレイン領域。
置および方法の概略を示す図、第２図は本発明の効果を
説明するための、アニール温度と電子のHall移動度との
関係を示すグラフ、第３図および第４図はそれぞれ本発
明の実施例である、MOSFETの製造工程の要部を示す図で
ある。 １……支持板、２……Si単結晶層、20……レーザ光源、
30……レーザ光、40……レーザ光を均一化するための装
置、201,203,207……SiO2膜、202,204,205,206……電
極、210……Si単結晶島、211……ソース領域、212……
ドレイン領域。
フロントページの続き (72)発明者 中村 稔 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立研究所内 (56)参考文献 特開 昭57−7924（ＪＰ，Ａ)
Claims (6)
- 【請求項１】少なくとも１つの主表面を有する絶縁部材
と、上記絶縁部材の上記主表面上に形成されその露出主
表面の面方位が｛100｝あるいは｛110｝であるシリコン
単結晶層と、上記シリコン単結晶層内に形成された半導
体素子構造とを有し、 上記シリコン単結晶層の少なくとも上記露出主表面を含
む部分を再成長層とし、この再成長層には半導体素子が
形成され、半導体素子が形成された再成長層内に引張り
応力が印加されていることを特徴とする半導体装置。 - 【請求項２】特許請求の範囲第１項において、上記絶縁
部材は単結晶サファイヤあるいは単結晶スピネルである
ことを特徴とする半導体装置。 - 【請求項３】少なくとも１つの主表面を有する絶縁部材
の上記主表面上に、露出主表面の面方位が｛100｝ある
いは｛110｝であるシリコン単結晶層を形成する第１の
工程と、上記シリコン単結晶層の露出主表面に電磁波を
照射して上記シリコン単結晶層の少なくとも上記露出主
表面を含む部分を融解させた後、上記融解された部分を
再成長させる第２の工程と、上記シリコン単結晶層に対
し、上記シリコン単結晶層と上記絶縁部材の少なくとも
一方が600℃未満である温度条件下で、半導体装置の製
造プロセスの少なくとも１の処理を施す第３の工程と、
を具備することを特徴とする半導体装置の製法。 - 【請求項４】特許請求の範囲第３項において、上記第１
の工程は単結晶絶縁部材の主表面にシリコン単結晶を気
相から成長させる工程であり、上記第２の工程は上記シ
リコン単結晶層のうち、成長の初期に形成され、多数の
単結晶粒から成る境界層を除いて上記シリコン単結晶層
を略均一に融解させた後、上記境界層に隣接し、融解さ
れずに残った上記シリコン単結晶層を種結晶として上記
融解したシリコン単結晶を再成長させる工程であること
を特徴とする半導体装置の製法。 - 【請求項５】特許請求の範囲第３項において、上記第３
の工程は、上記シリコン単結晶層の所定の部分に所定の
不純物を導入するドーピング処理およびシリコン単結晶
層の露出表面所定部を絶縁物で覆う処理とを含むことを
特徴とする半導体装置の製法。 - 【請求項６】特許請求の範囲第３項ないし第５項のいず
れかにおいて、上記第３の工程は上記シリコン単結晶層
と上記絶縁部材の少なくとも一方が400℃以下である温
度条件下で行なわれることを特徴とする半導体装置の製
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56012943A JPH077829B2 (ja) | 1981-02-02 | 1981-02-02 | 半導体装置およびその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56012943A JPH077829B2 (ja) | 1981-02-02 | 1981-02-02 | 半導体装置およびその製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57128062A JPS57128062A (en) | 1982-08-09 |
| JPH077829B2 true JPH077829B2 (ja) | 1995-01-30 |
Family
ID=11819359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56012943A Expired - Lifetime JPH077829B2 (ja) | 1981-02-02 | 1981-02-02 | 半導体装置およびその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077829B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4772258B2 (ja) * | 2002-08-23 | 2011-09-14 | シャープ株式会社 | Ｓｏｉ基板の製造方法 |
| JP6012694B2 (ja) * | 2014-11-24 | 2016-10-25 | 株式会社半導体エネルギー研究所 | 発光装置の作製方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS577924A (en) * | 1980-06-18 | 1982-01-16 | Hitachi Ltd | Semiconductor device and manufacture thereof |
-
1981
- 1981-02-02 JP JP56012943A patent/JPH077829B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57128062A (en) | 1982-08-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0085434B1 (en) | Semiconductor devices and method for making the same | |
| US4500388A (en) | Method for forming monocrystalline semiconductor film on insulating film | |
| KR100402522B1 (ko) | 반도체장치 제작방법 | |
| EP0536790B1 (en) | Method for producing semiconductor articles | |
| US4385937A (en) | Regrowing selectively formed ion amorphosized regions by thermal gradient | |
| JP2917392B2 (ja) | 半導体装置の製造方法 | |
| JPH0258779B2 (ja) | ||
| US4693758A (en) | Method of making devices in silicon, on insulator regrown by laser beam | |
| US5433168A (en) | Method of producing semiconductor substrate | |
| JP2998330B2 (ja) | Ｓｉｍｏｘ基板及びその製造方法 | |
| JPH05234927A (ja) | 半導体デバイスの固相拡散による拡散領域の形成方法 | |
| JPH077829B2 (ja) | 半導体装置およびその製法 | |
| JP3347340B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH04340725A (ja) | 薄膜トランジスタの製造方法 | |
| JP2000077353A (ja) | 半導体装置の作製方法 | |
| JP2004119636A (ja) | 半導体装置およびその製造方法 | |
| JPH0236051B2 (ja) | ||
| JPH02140916A (ja) | 薄膜トランジスタの製造方法 | |
| JPS6346776A (ja) | 薄膜トランジスタの製造方法 | |
| JP2867402B2 (ja) | 半導体装置の製造方法 | |
| JPH05190449A (ja) | 半導体薄膜の製造方法 | |
| JPS61116821A (ja) | 単結晶薄膜の形成方法 | |
| JP3467571B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2565192B2 (ja) | 半導体装置の製造方法 | |
| JPH04373171A (ja) | 半導体素子の作製方法 |