JPH0775101B2 - Ｃｄ再生用集積回路 - Google Patents

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、CD（コンパクトディスク）再生用集積回路に
関し、特に、ディスクから読み出された同期信号の処理
に関するものである。

（ロ）従来の技術 CDには、24個の情報シンボル（８ビット）と８個のパリ
ティシンボル（８ビット）の合計32個のシンボルに８ビ
ットのサブコードが付され、これらがEFM（８−14）変
調されて24ビットのフレーム同期信号及び３ビットの結
合ビットと共に588チャンネルビットの１フレームとし
て記録されている。（以下ディスクから読み出されるデ
ータ列をEFM信号と呼ぶ） CDを再生する際には、フレーム同期信号に続く14ビット
のEFM信号を読み取り、８ビットのシンボルに変換しな
ければならない。そのために、ディスクから読み取られ
たEFM信号の中からフレーム同期信号を検出し、これを
基準にして14ビットのEFM変調されたシンボルを取り出
している。従って、フレーム同期信号の検出に誤検出が
あると正しいシンボルが取り出せなくなってしまう。そ
こで、フレーム同期信号が発生するであろうと予想され
るタイミングでウィンドウを開き、このウィンドウ内に
入ったフレーム同期信号を正しいと認識するような構成
にしている。更に、フレーム同期信号が欠落した際に
は、予想されるタイミングでフレーム同期信号を内挿す
る方法が採用されていた。

第４図は従来のフレーム同期信号の処理を示すタイミン
グ図である。CDから読み出されたEFM信号の中からフレ
ーム同期信号が検出されるとフレーム同期パルスFSPが
発生される。このフレーム同期パルスFSPはウィンドウ
パルスWDPOUTで制御されるゲート回路を通過して、EFM
変調されたシンボルを取り込むための基準となるフレー
ム同期パルスFSになる。一方、フレーム同期パルスFSに
よってリセットされるカウンタで、EFM信号と同期した
クロック信号を588計数することによって内挿パルスIFS
OUTを作成する。そこで、（ａ）点において、サーチ等
の外乱によりフレーム同期パルスFSPがウィンドウパル
スWDPOUTの中に入らなくなった場合、以降発生するフレ
ーム同期パルスFSPはゲート回路を通過することができ
なくなる。一方ウィンドウパルスWDPOUTが発生している
期間にフレーム同期パルスFSPが発生しないと、その代
りに内挿パルスIFSOUTがフレーム同期パルスFSとして採
用され出力される。この内挿の回数を計数するカウンタ
が設けられてあり、内挿が所定数（第４図では４回）に
なると、ウィンドウパルスWDPOUTは真のフレーム同期パ
ルスFSPがつかまえられるまで開かれる。ここで発生し
たフレーム同期パルスFSPは、ゲート回路からフレーム
同期パルスFSとして出力され、以降正常動作に復帰す
る。

（ハ）発明が解決しようとする課題 しかしながら、従来のフレーム同期信号の処理において
は、上述した如く、サーチ等による外乱により同期が乱
れた場合、内挿を繰り返えし、所定の内挿回数になった
ときウィンドウを全開してフレーム同期信号を捕えてい
るため、外乱等によって変動したフレーム同期信号を捕
えるまでの時間が長くなってしまう不都合があった。

（ニ）課題を解決するための手段 本発明は上述した点に鑑みて創作されたものであり、デ
ィスクから読み取られたデータ列の中からフレーム同期
信号を検出し、フレーム同期パルスを出力するフレーム
同期信号検出回路と、前記データ列に同期して作成され
たクロック信号を入力し、１フレーム分のパルスを計数
する第１のカウンタと、該第１のカウンタの計数出力に
基づいて、前記フレーム同期パルスの印加されたゲート
回路を開くウィンドウ制御回路と、前記第１のカウンタ
の計数出力に基づいて内挿フレーム同期パルスを出力す
る内挿パルス出力回路と、前記フレーム同期パルスによ
ってリセットされ前記クロック信号を１フレーム分計数
し、１フレーム後の前記フレーム同期パルスを出力する
第２のカウンタと、前記ウィンドウ制御回路によって制
御されたゲート回路から出力されるフレーム同期パル
ス、前記内挿パルス出力回路の出力、及び、前記第２の
カウンタの出力パルスのいずれかによって前記第１のカ
ウンタをリセットするリセット回路とを備えることによ
り、前記内挿パルス出力回路によって前記フレーム同期
パルスの欠落が補充され、前記第２のカウンタによって
変化したフレーム同期パルスへの追従がなされるもので
あり、これによって変動したフレーム同期信号の捕獲時
間が短縮できる。

（ホ）作 用 上述の手段によれば、フレーム同期信号が正常にある間
は、ウィンドウ制御回路は、第１のカウンタの計数値に
基づいて、次のフレーム同期パルスが発生するであろう
タイミングでウィンドウを開き、発生したフレーム同期
パルスを入力して第１のカウンタをリセットするよう作
用し、また、フレーム同期信号が欠落した場合には、内
挿パルス出力回路が第１のカウンタの計数値に基づい
て、フレーム同期パルスが発生するタイミングで内挿パ
ルスを発生すると共に第１のカウンタをリセットするよ
う作用する。更に、フレーム同期信号が変化したとき、
第２のカウンタは変化した最初のフレーム同期パルスに
よってリセットされ、１フレーム後に発生するパルスに
よってフレーム同期パルスを取り込み第１のカウンタを
リセットし、ウィンドウの発生と内挿パルスの出力を変
化後のフレーム同期信号に同期させるよう作用する、 （ヘ）実施例 第１図は本発明の実施例を示す回路図である。

図において、22ビットシフトレジスタ（１）は、ディス
クから読み出されたEFM信号を、そのEFM信号と同期する
ようにPLL回路（図示せず）で作成されたクロック信号P
LCKによって順次入力するレジスタである。フレーム同
期信号検出回路（２）は、22ビットシフトレジスタ
（１）に入力されたEFM信号がフレーム同期信号である
か否かを検出するものである。即ち、CDに記録されたフ
レーム同期信号は、11ビットの連続する「０」期間と11
ビットの連続する「１」期間の組み合せに２ビットの反
転ビットを結合したものであるため、フレーム同期信号
検出回路（２）は、22ビットシフトレジスタ（１）の前
段11ビットと後段11ビットがすべて「０」及び「１」と
なり、続いて入力される２ビットが反転ビットである場
合に、検出出力、即ちフレーム同期パルスFSPを出力す
る。

１フレーム、即ち、588個のクロック信号PLCKを計数す
る第１のカウンタ（３）は、チャンネルビットカウンタ
（４）、ワードカウンタ（５）、Ｄ−FF（６）及びORゲ
ート（７）から構成される。ここで、チャンネルビット
カウンタ（４）は14ビットのEFM変調されたシンボルと
３ビットの結合ビットの合計17ビットが22ビットシフト
レジスタ（１）に取り込まれたことを判定するためのカ
ウンタであり、クロック信号PLCKを17個計数したときラ
ッチパルスLPを出力すると共にラッチパルスLPをＤ−FF
（６）に印加して、Ｄ−FF（６）の出力CHCRSTによりチ
ャンネルビットカウンタ（４）をリセットする。即ち、
チャンネルビットカウンタ（４）とＤ−FF（６）により
17進カウンタが構成される。また、ワードカウンタ
（５）はラッチパルスLPを入力することにより、17個の
クロック信号PLCKを１ワードとして588/17→35ワードを
計数するカウンタである。従って、チャンネルビットカ
ウンタ（４）及びワードカウンタ（５）をフレーム同期
信号に同期させて動作させることにより、ラッチパルス
LPがフレーム同期信号に続いて22ビットシフトレジスタ
（１）に取り込まれる14ビットのシンボルをラッチ回路
（図示せず）にラッチさせるための制御信号として利用
され、また、チャンネルビットカウンタ（４）及びワー
ドカウンタ（５）の計数値により、次に到来するであろ
うフレーム同期信号のタイミングを得ることが出来る。

そのために、ウィンドウ制御回路（８）は、ワードカウ
ンタ（５）の計数値が「34」となったことを示す出力WD
34とチャンネルビットカウンタ（４）の計数値が「４」
となったことを示す出力CH4が印加されたANDゲート
（９）と、ANDゲート（９）の出力がクロック入力φに
印加され入力Ｄが“1"に固定されたＤ−FF（10）から構
成される。また、内挿パルス発生回路（11）はワードカ
ウンタの出力WD34とチャンネルビットカウンタ（４）の
計数値が「７」になったことを示す出力CH7が印加され
たANDゲート（12）と、このANDゲート（12）の出力とウ
ィンドウ制御回路（10）の出力即ちウィンドウ制御パル
スWDPOUTが印加されたANDゲート（13）から構成され
る。ウィンドウ制御パルスWDPOUTは、フレーム同期パル
スFSPが印加されたANDゲート（14）を制御し、フレーム
同期パルスFSPが到来するであろう予想されるタイミン
グの３個前のクロック信号PLCKと同期してゲートを開
く。

一方、第２のカウンタ（15）は、クロック信号PLCKを１
フレーム分、即ち588個計数するフレームビットカウン
タ（16）と、フレームビットカウンタ（16）の計数値が
「587」になったことを示す出力が印加されたＤ−FF（1
7）と、Ｄ−FF（17）の出力FCRST及びフレーム同期パル
スFSPが各々印加されたORゲート（18）及びANDゲート
（19）から構成される。従って、フレームビットカウン
タ（16）はフレーム同期パルスFSPによってリセットさ
れるので常にフレーム同期パルスFSPに同期され、１フ
レーム後、即ち、次のフレーム同期パルスFSPが到来す
るであろうタイミングでＤ−FF（17）から出力FCRSTが
発生する。出力FCRSTは予想されたフレーム同期パルスF
SPが到来しなくてもフレームビットカウンタ（16）をリ
セットする。また出力FCRSTが出力されたときフレーム
同期パルスFSPが到来すれば、ANDゲート（19）からフレ
ーム同期パルスFSPがFCとして出力される。

一方、リセット回路（20）は、ANDゲート（14）の出
力、内挿パルスIFSOUT及びANDゲート（19）の出力FCが
印加されたORゲート（21）と、ORゲート（21）の出力が
入力Ｄに印加されクロック信号PLCKがクロック入力φに
印加された２ビットのシフトレジスタ（22）と、ANDゲ
ート（14）の出力が入力Ｄに印加されたＤ−FF（23）
と、チャンネルビットカウンタ（４）の計数値が「１」
であることを示す出力CH1及びワードカウンタ（５）の
計数値が「０」であることを示す出力WD0が印加されたA
NDゲート（24）と、Ｄ−FF（23）の出力WICRST及びAND
ゲート（24）の出力が印加されたORゲート（25）から構
成される。ここで、シフトレジスタ（22）は、フレーム
同期パルスFSP、内挿パルスIFSOUT、及び、出力FCをク
ロック信号PLCK2個分遅延させ、フレーム同期信号とこ
れに続くEFM変調されたシンボルの間に挿入された３ビ
ットの結合ビット分を調整している。シフトレジスタ
（22）の出力FSDは、チャンネルビットカウンタ（４）
及びワードカウンタ（５）をリセットし、第１のカウン
タ（３）をフレーム同期信号後の結合ビットに続くEFM
変調されたシンボルの取り込みに同期させて計数をさせ
る。また、Ｄ−FF（23）はウィンドウ制御パルスWDPOUT
が出力されている間に発生したフレーム同期パルスFSP
によってウィンドウを閉じるためのものであり、その出
力WICRSTはORゲート（25）を介してＤ−FF（10）をリセ
ットする。一方、ANDゲート（24）は、ウィンドウ制御
パルスWDPOUTが出力されている間にフレーム同期パルス
FSPが到来しなかったとき、チャンネルビットカウンタ
（４）及びワードカウンタ（５）の計数値によってウィ
ンドウを閉じるためのもので、同様にORゲート（25）を
介してＤ−FF（10）をリセットする。

次に、第１図に示された回路の動作を第２図を参照して
説明する。

第２図は、フレーム同期信号FSSが22ビットシフトレジ
スタ（１）に入力される場合のタイミング図である。フ
レーム同期信号FSSが入力される直前にチャンネルビッ
トカウンタ（４）からラッチパルスLPが発生し、ワード
カウンタ（５）の計数値は「33」になり、チャンネルビ
ットカウンタ（４）は出力CHCRSTによりリセットされ
る。クロック信号PLCKによってフレーム同期信号FSSが2
2ビットシフトレジスタ（１）に入力されるに従ってチ
ャンネルビットカウンタ（４）の計数が進み、計数値が
「16」になるとラッチパルスLPが発生する。これにより
ワードカウンタ（５）の計数値は「34」となり、チャン
ネルビットカウンタ（４）は出力CHCRSTによりリセット
される。そして、更にフレーム同期信号FSSの入力が進
み、チャンネルビットカウンタ（４）の計数値が「４」
になると出力CH4が出力され、ワードカウンタ（５）の
出力WD34との論理積により、ANDゲート（９）の出力は
“1"になる。これにより、Ｄ−FF（10）はウィンドウ制
御信号WDPOUTを“1"としてANDゲート（14）のゲートを
開く。24ビットのフレーム同期信号FSSがすべて22ビッ
トシフトレジスタ（１）に取り込まれたとき、フレーム
同期信号検出回路（２）はフレーム同期信号FSSである
ことを検出し、次のクロック信号PLCKの一周期にフレー
ム同期パルスFSPを出力する。また、この期間では、チ
ャンネルビットカウンタ（４）の計数値が「７」となり
出力CH7が“1"となるため、内挿パルス発生回路（11）
からこの期間だけ“1"となる内挿パルスIFSOUTが出力さ
れる。一方、フレームビットカウンタ（16）の計数値は
このとき「587」であり、クロック信号PLCKの立ち下が
りにより出力FCRSTが“1"となるため、ANDゲート（19）
からフレーム同期パルスFSPが半周期出力されると共に
フレームビットカウンタ（16）がリセットされる。

更に、次のクロック信号PLCKにより、ANDゲート（14）
に出力されたフレーム同期パルスFSPがＤ−FF（23）に
ラッチされ出力WICRSTに出力されるため、Ｄ−FF（10）
がリセットされウィンドウ制御パルスWDPOUTは消滅す
る。一方、ORゲート（21）から出力されるフレーム同期
パルスFSP、内挿パルスIFSOUT及び出力FCの論理和出力
は、２個のクロック信号PLCKによってシフトされ出力FS
Dとして出力される。この出力FSDは、フレーム同期信号
FSSに続く結合ビットの３ビット目に発生するため、出
力FSDでリセットされるチャンネルビットカウンタ
（４）及びワードカウンタ（５）は、次のシンボルの入
力開始に同期して計数を開始することになる。

以上の動作は、フレーム同期信号FSSが正常に到来及び
検出された場合であるが、サーチ等又はキズ等によって
フレーム同期信号FSSが欠落した場合には、内挿パルスI
FSOUTが発生するタイミング時に、フレーム同期パルスF
SPは破線で示される如く発生しない、従って、Ｄ−FF
（10）の出力WICRSTも次のタイミングで発生せず、Ｄ−
FF（10）はリセットされずにウィンドウ制御パルスWDPO
UTは破線で示す如く出力されたままとなる。一方、内挿
パルスIFSOUTは、ORゲート（21）を介してシフトレジス
タ（22）に印加されるため、チャンネルビットカウンタ
（４）及びワードカウンタ（５）はこの内挿パルスIFSO
UTに基づいて発生する出力FSDによってリセットされ
る。また、ANDゲート（19）からは出力FCは出力されな
いが、フレームビットカウンタ（16）は出力FCRSTによ
ってリセットされ、次の計数を開始する。そして、チャ
ンネルビットカウンタ（４）の計数値が「１」となると
出力CH1及びワードカウンタ（５）の出力WD0の論理積に
より、ANDゲート（24）の出力が“1"となってＤ−FF（1
0）がリセットされる。これにより、ウィンドウ制御パ
ルスWDPOUTは、破線で示す位置で消滅する。

次に、第３図を参照してフレーム同期信号FSSの乱れに
対する応答動作を説明する。

正常動作状態（ａ）で示される時点からサーチ等により
（ｂ）で示される時点でフレーム同期パルスFSPが変化
した場合、フレームビットカウンタ（16）は（ｂ）のフ
レーム同期パルスFSPでリセットされる。そして、
（ａ）の時点に同期して計数を行っていたチャンネルビ
ットカウンタ（４）及びワードカウンタ（５）に従っ
て、（ｃ）の時点でウィンドウ制御パルスWDPOUTが発生
するが、フレーム同期パルスFSPが発生しないため、内
挿パルスIFSOUTがORゲート（21）の出力FSとして出力さ
れ、これにより、チャンネルビットカウンタ（４）及び
ワードカウンタ（５）がリセットされる。更に、（ｄ）
の時点でフレーム同期パルスFSPが発生するのと同時
に、（ｂ）においてリセットされたフレームビットカウ
ンタ（16）に基づく出力FCRSTによって出力FCが発生す
る。そして、ORゲート（21）の出力FSは、この出力FCと
なるため、チャンネルビットカウンタ（４）及びワード
カウンタ（５）は出力FCに基づいてリセットされ、フレ
ーム同期パルスFSPに同期する。これにより（ｅ）から
正常動作状態となる。

また、第３図の（ｆ）（ｇ）に示す如く、フレーム同期
パルスFSPの抜けが発生した場合、チャンネルビットカ
ウンタ（４）及びワードカウンタ（５）に基づいて発生
された内挿パルスIFSOUTがフレーム同期パルスFSPの代
用として出力FSに現われる。そして、（ｈ）に示される
時点でフレーム同期パルスFSPが発生すると、上述の場
合と同様に、フレームビットカウンタ（16）がリセット
され、また、（ｉ）で示される時点ではウィンドウ制御
パルスWDPOUT内にフレーム同期パルスFSPが発生しない
ため、内挿パルスIFSOUTが出力FSに現われる。（ｊ）の
時点になるとフレームビットカウンタ（16）に基づく出
力FCRSTとフレーム同期パルスFSPによて出力FCが発生
し、これによって、チャンネルビットカウンタ（４）及
びワードカウンタ（５）がリセットされ、フレーム同期
パルスFSPに同期化される。

（ト）発明の効果 上述の如く本発明によれば、第１のカウンタ（３）をウ
ィンドウ制御パルスWDPOUTのウィンドウ内に入るフレー
ム同期パルスFSPと内挿パルスIFSOUTに同期させ、第２
のカウンタ（15）をフレーム同期パルスFSPのすべてに
同期させると共に第２のカウンタ（15）に基づく出力FC
で第１のカウンタ（３）を変えることにより、サーチや
キズ等に基づくフレーム同期信号FSの変化や欠落にすば
やく応答できる利点を有し、CD再生用集積回路の性能向
上が図れるものである。

【図面の簡単な説明】

第１図は本発明の実施例を示す回路図、第２図は第１図
に示された回路の動作を示すタイミング図、第３図は、
フレーム同期信号の変化に対する応答動作を示すタイミ
ング図、第４図は、従来におけるフレーム同期信号の変
化に対する応答動作を示すタイミング図である。 （１）……22ビットシフトレジスタ、（２）……フレー
ム同期信号検出回路、（３）……第１のカウンタ、
（４）……チャンネルビットカウンタ、（５）……ワー
ドカウンタ、（８）……ウィンドウ制御回路、（11）…
…内挿パルス発生回路、（15）……第２のカウンタ、
（16）……フレームビットカウンタ、（20）……リセッ
ト回路、（22）……シフトレジスタ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】ディスクから読み取られたデータ列の中か
   らフレーム同期信号を検出し、フレーム同期パルスを出
   力するフレーム同期信号検出回路と、前記データ列に同
   期して作成されたクロック信号を入力し、１フレーム分
   の前記クロック信号を計数する第１のカウンタと、該第
   １のカウンタの計数出力に基づいて、前記フレーム同期
   パルスの印加されたゲート回路を開くウィンドウ制御回
   路と、前記第１のカウンタの計数出力に基づいて内挿フ
   レーム同期パルスを出力する内挿パルス出力回路と、前
   記フレーム同期パルスによってリセットされ前記クロッ
   ク信号を１フレーム分計数し、１フレーム後の前記フレ
   ーム同期パルスを出力する第２のカウンタと、前記ウィ
   ンドウ制御回路によって制御されたゲート回路から出力
   されるフレーム同期パルス、前記内挿パルス出力回路か
   らの内挿フレーム同期パルス、及び、前記第２のカウン
   タからの１フレーム後のフレーム同期パルスのいずれか
   によって前記第１のカウンタをリセットするリセット回
   路とを備え、前記内挿パルス出力回路によって前記フレ
   ーム同期パルスの欠落が補充され、前記第２のカウンタ
   によって変化したフレーム同期パルスへの追従がなされ
   ることを特徴とするCD再生用集積回路。