JPH0774722A - 多重化制御方式 - Google Patents
多重化制御方式Info
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- JPH0774722A JPH0774722A JP21711793A JP21711793A JPH0774722A JP H0774722 A JPH0774722 A JP H0774722A JP 21711793 A JP21711793 A JP 21711793A JP 21711793 A JP21711793 A JP 21711793A JP H0774722 A JPH0774722 A JP H0774722A
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- 230000005540 biological transmission Effects 0.000 claims abstract description 74
- 230000015654 memory Effects 0.000 claims abstract description 62
- 238000000034 method Methods 0.000 claims description 3
- 108091006146 Channels Proteins 0.000 description 96
- 238000010586 diagram Methods 0.000 description 6
- 230000004044 response Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
- H04Q11/0478—Provisions for broadband connections
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
- H04J3/1605—Fixed allocated frame structures
- H04J3/1623—Plesiochronous digital hierarchy [PDH]
- H04J3/1647—Subrate or multislot multiplexing
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
- H04J3/1682—Allocation of channels according to the instantaneous demands of the users, e.g. concentrated multiplexers, statistical multiplexers
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04J3/00—Time-division multiplex systems
- H04J3/22—Time-division multiplex systems in which the sources have different rates or codes
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5672—Multiplexing, e.g. coding, scrambling
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Multimedia (AREA)
- Time-Division Multiplex Systems (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】
【目的】 伝送速度が異なるチャネルを含む複数のチャ
ネルのデータを多重化する多重化制御方式に関し、簡単
な構成でチャネルの伝送速度の変更等にも容易に対処可
能とする。 【構成】 異なる伝送速度にそれぞれ対応した出力タイ
ミングの有無を示すビットを、ビットマップ形式で格納
したビットマップメモリ１と、伝送速度を示す識別番号
をチャネルＣＨ１〜ＣＨｎ対応に設定した使用レート設
定メモリ２と、ビットマップメモリ１をアクセスして読
出した出力タイミングの有無を示すビットと、使用レー
ト設定メモリ２をアクセスして読出した識別番号とを基
に、チャネルＣＨ１〜ＣＨｎ対応の伝送速度に従った出
力タイミング信号を出力する制御部３とを備え、この制
御部３からの出力タイミング信号により多重化部４に於
いて複数チャネルのデータを多重化する。
ネルのデータを多重化する多重化制御方式に関し、簡単
な構成でチャネルの伝送速度の変更等にも容易に対処可
能とする。 【構成】 異なる伝送速度にそれぞれ対応した出力タイ
ミングの有無を示すビットを、ビットマップ形式で格納
したビットマップメモリ１と、伝送速度を示す識別番号
をチャネルＣＨ１〜ＣＨｎ対応に設定した使用レート設
定メモリ２と、ビットマップメモリ１をアクセスして読
出した出力タイミングの有無を示すビットと、使用レー
ト設定メモリ２をアクセスして読出した識別番号とを基
に、チャネルＣＨ１〜ＣＨｎ対応の伝送速度に従った出
力タイミング信号を出力する制御部３とを備え、この制
御部３からの出力タイミング信号により多重化部４に於
いて複数チャネルのデータを多重化する。
Description
【０００１】
【産業上の利用分野】本発明は、伝送速度が異なるチャ
ネルを含む複数チャネルのデータを多重化する多重化制
御方式に関する。複数のチャネルのデータを多重化する
場合、ビット多重やバイト多重等の各種の多重化方式が
知られている。又伝送速度が異なるチャネルのデータを
多重化する場合、伝送速度が大きいチャネルに対する多
重化の回数を多く割当てるものである。このような伝送
速度が異なるチャネルを含む場合の多重化の為の構成を
経済的に実現することが要望されている。
ネルを含む複数チャネルのデータを多重化する多重化制
御方式に関する。複数のチャネルのデータを多重化する
場合、ビット多重やバイト多重等の各種の多重化方式が
知られている。又伝送速度が異なるチャネルのデータを
多重化する場合、伝送速度が大きいチャネルに対する多
重化の回数を多く割当てるものである。このような伝送
速度が異なるチャネルを含む場合の多重化の為の構成を
経済的に実現することが要望されている。
【０００２】
【従来の技術】図５は従来例の説明図であり、５１は多
重化部、５２はチャネル指定部、５３はセレクタ、５４
は出力タイミング発生回路、５５は分周回路、５６は基
本クロック発生回路である。基本クロック発生回路５６
からの基本クロック信号を分周回路５５により分周し、
この分周出力信号を基に出力タイミング発生回路５４は
チャネルＣＨ１〜ＣＨｎの伝送速度に従った出力タイミ
ング信号を発生する。
重化部、５２はチャネル指定部、５３はセレクタ、５４
は出力タイミング発生回路、５５は分周回路、５６は基
本クロック発生回路である。基本クロック発生回路５６
からの基本クロック信号を分周回路５５により分周し、
この分周出力信号を基に出力タイミング発生回路５４は
チャネルＣＨ１〜ＣＨｎの伝送速度に従った出力タイミ
ング信号を発生する。
【０００３】チャネル指定部５２は、セレクタ５３と多
重化部５１とにチャネルＣＨ１〜ＣＨｎを指定するチャ
ネル指定信号を加える。セレクタ５３はチャネル指定信
号に従った出力タイミング信号を選択出力して多重化部
５１に加える。多重化部５１はチャネル指定信号による
チャネルＣＨ１〜ＣＨｎのデータを選択し、出力タイミ
ング信号に従って多重化して送出する。従って、伝送速
度が異なるチャネルを含む複数のチャネルのデータを多
重化することができる。
重化部５１とにチャネルＣＨ１〜ＣＨｎを指定するチャ
ネル指定信号を加える。セレクタ５３はチャネル指定信
号に従った出力タイミング信号を選択出力して多重化部
５１に加える。多重化部５１はチャネル指定信号による
チャネルＣＨ１〜ＣＨｎのデータを選択し、出力タイミ
ング信号に従って多重化して送出する。従って、伝送速
度が異なるチャネルを含む複数のチャネルのデータを多
重化することができる。
【０００４】又チャネルＣＨ１〜ＣＨｎの伝送速度の変
更に対しては、例えば、チャネル指定信号の出力タイミ
ング信号との対応関係を変更するようにセレクタ５３の
構成を変更し、又チャネルの増設，削除についてはチャ
ネル指定部５２からのチャネル指定信号を変更すること
になる。又チャネルＣＨ１〜ＣＨｎの伝送速度に対応し
た出力タイミング信号をそれぞれチャネルＣＨ１〜ＣＨ
ｎに分配する構成として、セレクタ５３を省略した構成
が知られている。
更に対しては、例えば、チャネル指定信号の出力タイミ
ング信号との対応関係を変更するようにセレクタ５３の
構成を変更し、又チャネルの増設，削除についてはチャ
ネル指定部５２からのチャネル指定信号を変更すること
になる。又チャネルＣＨ１〜ＣＨｎの伝送速度に対応し
た出力タイミング信号をそれぞれチャネルＣＨ１〜ＣＨ
ｎに分配する構成として、セレクタ５３を省略した構成
が知られている。
【０００５】又非同期転送モード（ＡＴＭ；Ａsynchron
ous Ｔransfer Ｍode ）は、５バイトのヘッダ部と４８
バイトのデータ部とからなる５３バイト固定長のセルと
して伝送するものであり、各チャネルＣＨ１〜ＣＨｎの
セルが多重化部５１に於いて多重化される。その場合、
各チャネルＣＨ１〜ＣＨｎの伝送速度に従ったセル多重
化を行うもので、伝送速度の大きいチャネルのセルの多
重化回数を多くし、伝送速度の小さいチャネルのセルの
多重化回数を少なくすることにより、伝送速度が異なる
チャネルを含む複数のチャネルのセルを多重化すること
ができる。
ous Ｔransfer Ｍode ）は、５バイトのヘッダ部と４８
バイトのデータ部とからなる５３バイト固定長のセルと
して伝送するものであり、各チャネルＣＨ１〜ＣＨｎの
セルが多重化部５１に於いて多重化される。その場合、
各チャネルＣＨ１〜ＣＨｎの伝送速度に従ったセル多重
化を行うもので、伝送速度の大きいチャネルのセルの多
重化回数を多くし、伝送速度の小さいチャネルのセルの
多重化回数を少なくすることにより、伝送速度が異なる
チャネルを含む複数のチャネルのセルを多重化すること
ができる。
【０００６】このようなセル多重化に於いて、出力タイ
ミング発生回路５４は、伝送速度に対応したセルの送出
タイミングを示す出力タイミング信号を発生するもので
あり、伝送速度の大きいチャネルに対する出力タイミン
グ信号の周期は短く、又伝送速度の小さいチャネルに対
する出力タイミング信号の周期は長くなるように構成す
る。
ミング発生回路５４は、伝送速度に対応したセルの送出
タイミングを示す出力タイミング信号を発生するもので
あり、伝送速度の大きいチャネルに対する出力タイミン
グ信号の周期は短く、又伝送速度の小さいチャネルに対
する出力タイミング信号の周期は長くなるように構成す
る。
【０００７】
【発明が解決しようとする問題点】従来例の伝送速度が
異なるチャネルを含む複数のチャネルのデータを多重化
する多重化制御方式に於いて、出力タイミング発生回路
５４は、分周回路５５からの基本クロック信号を分周し
た信号を基に伝送速度に対応した出力タイミング信号を
発生するものであり、チャネル数及び伝送速度の種類が
多くなると、分周回路５５及び出力タイミング発生回路
５４の回路規模が大きくなる。又相互間の配線数も多く
なる問題があり、コストアップとなる欠点があった。本
発明は、簡単な構成で且つチャネルや伝送速度の変更に
対しても容易に対処できるようにすることを目的とす
る。
異なるチャネルを含む複数のチャネルのデータを多重化
する多重化制御方式に於いて、出力タイミング発生回路
５４は、分周回路５５からの基本クロック信号を分周し
た信号を基に伝送速度に対応した出力タイミング信号を
発生するものであり、チャネル数及び伝送速度の種類が
多くなると、分周回路５５及び出力タイミング発生回路
５４の回路規模が大きくなる。又相互間の配線数も多く
なる問題があり、コストアップとなる欠点があった。本
発明は、簡単な構成で且つチャネルや伝送速度の変更に
対しても容易に対処できるようにすることを目的とす
る。
【０００８】
【課題を解決するための手段】本発明の多重化制御方式
は、図１を参照して説明すると、異なる伝送速度にそれ
ぞれ対応した出力タイミングの有無を示すビットを、ビ
ットマップ形式で格納したビットマップメモリ１と、伝
送速度を示す識別番号をチャネルＣＨ１〜ＣＨｎ対応に
設定した使用レート設定メモリ２と、ビットマップメモ
リ１をアクセスして読出した出力タイミングの有無を示
すビットと、使用レート設定メモリ２をアクセスして読
出した識別番号とを基に、チャネルＣＨ１〜ＣＨｎ対応
の伝送速度に従った出力タイミング信号を出力する制御
部３とを備え、この制御部３からの出力タイミング信号
に従って各チャネルのデータを多重化部４に於いて多重
化する。
は、図１を参照して説明すると、異なる伝送速度にそれ
ぞれ対応した出力タイミングの有無を示すビットを、ビ
ットマップ形式で格納したビットマップメモリ１と、伝
送速度を示す識別番号をチャネルＣＨ１〜ＣＨｎ対応に
設定した使用レート設定メモリ２と、ビットマップメモ
リ１をアクセスして読出した出力タイミングの有無を示
すビットと、使用レート設定メモリ２をアクセスして読
出した識別番号とを基に、チャネルＣＨ１〜ＣＨｎ対応
の伝送速度に従った出力タイミング信号を出力する制御
部３とを備え、この制御部３からの出力タイミング信号
に従って各チャネルのデータを多重化部４に於いて多重
化する。
【０００９】又ビットマップメモリ１は、チャネルＣＨ
１〜ＣＨｎの伝送速度の最高速度と最低速度との比に従
ったアドレス数を有し、且つ各アドレスは、伝送速度の
種類に対応したビット構成を有する。そして、最高速度
に対しては全アドレスは出力有りを示すビットを格納
し、他の伝送速度に対しては最高速度に対する比に従っ
たアドレス毎に出力タイミング有りを示すビットを格納
する。
１〜ＣＨｎの伝送速度の最高速度と最低速度との比に従
ったアドレス数を有し、且つ各アドレスは、伝送速度の
種類に対応したビット構成を有する。そして、最高速度
に対しては全アドレスは出力有りを示すビットを格納
し、他の伝送速度に対しては最高速度に対する比に従っ
たアドレス毎に出力タイミング有りを示すビットを格納
する。
【００１０】又制御部３は、順次歩進するアドレスによ
りビットマップメモリ１から出力タイミングの有無を示
すビット列を読出してラッチし、且つチャネル対応のア
ドレスにより使用レート設定メモリ２から伝送速度を示
す識別番号を読出し、この識別番号のデコード結果によ
り出力タイミングの有無を示すビット列から１ビットを
選択し、この選択した１ビットが出力タイミング有りを
示す時に出力タイミング信号を出力して多重化部４に加
える。
りビットマップメモリ１から出力タイミングの有無を示
すビット列を読出してラッチし、且つチャネル対応のア
ドレスにより使用レート設定メモリ２から伝送速度を示
す識別番号を読出し、この識別番号のデコード結果によ
り出力タイミングの有無を示すビット列から１ビットを
選択し、この選択した１ビットが出力タイミング有りを
示す時に出力タイミング信号を出力して多重化部４に加
える。
【００１１】
【作用】ビットマップメモリ１は、時系列に従って出力
タイミングの有無を示すビットを配列し、この出力タイ
ミングの有無を示すビットの配列を伝送速度の種類に応
じて形成するもので、例えば、伝送速度を８種類とする
と、アドレス対応に出力タイミングの有無を示す８ビッ
ト構成のビット列が読出される構成となる。そして、各
伝送速度を識別番号として、使用レート設定メモリ２に
チャネルＣＨ１〜ＣＨｎ対応に設定する。例えば、伝送
速度が同一のチャネルに対しては同一の識別番号を設定
する。制御部３は、順次歩進するアドレスによりビット
マップメモリ１から出力タイミングの有無を示すビット
列を読出し、又順次歩進するアドレスにより使用レート
設定メモリ２からチャネル対応の識別番号を読出し、こ
の識別番号に対応した伝送速度に対しての出力タイミン
グの有無を判別し、出力タイミング有りの場合は、多重
化部４に出力タイミング信号を加える。それにより、そ
の時点のチャネルのデータが多重化されて送出される。
タイミングの有無を示すビットを配列し、この出力タイ
ミングの有無を示すビットの配列を伝送速度の種類に応
じて形成するもので、例えば、伝送速度を８種類とする
と、アドレス対応に出力タイミングの有無を示す８ビッ
ト構成のビット列が読出される構成となる。そして、各
伝送速度を識別番号として、使用レート設定メモリ２に
チャネルＣＨ１〜ＣＨｎ対応に設定する。例えば、伝送
速度が同一のチャネルに対しては同一の識別番号を設定
する。制御部３は、順次歩進するアドレスによりビット
マップメモリ１から出力タイミングの有無を示すビット
列を読出し、又順次歩進するアドレスにより使用レート
設定メモリ２からチャネル対応の識別番号を読出し、こ
の識別番号に対応した伝送速度に対しての出力タイミン
グの有無を判別し、出力タイミング有りの場合は、多重
化部４に出力タイミング信号を加える。それにより、そ
の時点のチャネルのデータが多重化されて送出される。
【００１２】又ビットマップメモリ１は、チャネルＣＨ
１〜ＣＨｎの伝送速度の最高が例えば２５６ｋｂｐｓ
で、最低が４ｋｂｐｓの場合、アドレス数は６４とな
る。又最高速度に対するビット位置には、６４個の全ア
ドレスについて出力タイミング有りを示すビットを格納
し、最低速度に対するビット位置には、６４個のアドレ
スの中の１アドレスについてのみ出力タイミング有りを
示すビットを格納する。即ち、各アドレスから異なる伝
送速度に対する出力タイミングの有無を示すビット列が
読出され、出力タイミング有りを示すビットは、伝送速
度に対応した周期で読出されることになる。
１〜ＣＨｎの伝送速度の最高が例えば２５６ｋｂｐｓ
で、最低が４ｋｂｐｓの場合、アドレス数は６４とな
る。又最高速度に対するビット位置には、６４個の全ア
ドレスについて出力タイミング有りを示すビットを格納
し、最低速度に対するビット位置には、６４個のアドレ
スの中の１アドレスについてのみ出力タイミング有りを
示すビットを格納する。即ち、各アドレスから異なる伝
送速度に対する出力タイミングの有無を示すビット列が
読出され、出力タイミング有りを示すビットは、伝送速
度に対応した周期で読出されることになる。
【００１３】又制御部３は、ビットマップメモリ１と使
用レート設定メモリ２とをアクセスする機能を有し、ビ
ットマップメモリ１から読出した伝送速度の種類数に従
ったビット列をラッチし、又使用レート設定メモリ２か
らチャネル対応に読出した識別番号をデコードした結果
によりラッチされているビット列の中の１ビットを選択
する。例えば、最高速度の場合は出力タイミング有りを
示すことになり、それによって出力タイミング信号を多
重化部４に加える。それにより、使用レート設定メモリ
２から識別番号を読出すアドレスに対応したチャネルの
データが、多重化部４により多重化されて送出される。
用レート設定メモリ２とをアクセスする機能を有し、ビ
ットマップメモリ１から読出した伝送速度の種類数に従
ったビット列をラッチし、又使用レート設定メモリ２か
らチャネル対応に読出した識別番号をデコードした結果
によりラッチされているビット列の中の１ビットを選択
する。例えば、最高速度の場合は出力タイミング有りを
示すことになり、それによって出力タイミング信号を多
重化部４に加える。それにより、使用レート設定メモリ
２から識別番号を読出すアドレスに対応したチャネルの
データが、多重化部４により多重化されて送出される。
【００１４】
【実施例】図２は本発明の実施例の説明図であり、１１
はビットマップメモリ、１２は使用レート設定メモリ、
１３，１４はアドレス発生部、１５，１６はラッチ回
路、１７はセレクタ、１８はデコーダ、１９は出力処理
部、２０は多重化部、２１は多重化処理部、２２−１〜
２２−ｎはバッファ部である。図１の制御部３は、アド
レス発生部１３，１４とラッチ回路１５，１６とセレク
タ１７とデコーダ１８とを含む構成からなるものであ
る。
はビットマップメモリ、１２は使用レート設定メモリ、
１３，１４はアドレス発生部、１５，１６はラッチ回
路、１７はセレクタ、１８はデコーダ、１９は出力処理
部、２０は多重化部、２１は多重化処理部、２２−１〜
２２−ｎはバッファ部である。図１の制御部３は、アド
レス発生部１３，１４とラッチ回路１５，１６とセレク
タ１７とデコーダ１８とを含む構成からなるものであ
る。
【００１５】各チャネルＣＨ１〜ＣＨｎのデータは、多
重化部２０のバッファ部２２−１〜２２−ｎを介して多
重化処理部２１に加えられ、多重化されて例えば伝送路
に送出される。又ビットマップメモリ１１はアドレス発
生部１３からのアドレス信号によってアクセスされ、読
出されたビット列はラッチ回路１５にラッチされる。又
使用レート設定メモリ１２はアドレス発生部１４からの
アドレス信号によってアクセスされ、読出された識別番
号はラッチ回路１６にラッチされる。
重化部２０のバッファ部２２−１〜２２−ｎを介して多
重化処理部２１に加えられ、多重化されて例えば伝送路
に送出される。又ビットマップメモリ１１はアドレス発
生部１３からのアドレス信号によってアクセスされ、読
出されたビット列はラッチ回路１５にラッチされる。又
使用レート設定メモリ１２はアドレス発生部１４からの
アドレス信号によってアクセスされ、読出された識別番
号はラッチ回路１６にラッチされる。
【００１６】ビットマップメモリ１１は、例えば、図３
に示すように、伝送速度の種類を、４ｋｂｐｓ，８ｋｂ
ｐｓ，１６ｋｂｐｓ，３２ｋｂｐｓ，４８ｋｂｐｓ，５
６ｋｂｐｓ，１２８ｋｂｐｓ，２５６ｋｂｐｓの８種類
とした場合、各伝送速度の識別番号を１〜８とする。又
最高速度と最低速度との比は６４であるから、アドレス
を０〜６３とする。そして、伝送速度に対応した出力タ
イミング有りのビット（“１”）を格納する。即ち、識
別番号１の伝送速度４ｋｂｐｓの出力タイミング有り
（“１”）は０〜６３アドレスの中のアドレス６３のみ
に格納され、識別番号２の伝送速度８ｋｂｐｓの出力タ
イミング有り（“１”）は、アドレス３１とアドレス６
３とに格納され、識別番号７の伝送速度１２８ｋｂｐｓ
の出力タイミング有り（“１”）は、一つおきのアドレ
スに格納され、識別番号８の伝送速度２５６ｋｂｐｓの
出力タイミング有り（“１”）は、アドレス０〜６３に
総て格納される。なお、“０”は出力タイミング無しを
示すビットを示す。
に示すように、伝送速度の種類を、４ｋｂｐｓ，８ｋｂ
ｐｓ，１６ｋｂｐｓ，３２ｋｂｐｓ，４８ｋｂｐｓ，５
６ｋｂｐｓ，１２８ｋｂｐｓ，２５６ｋｂｐｓの８種類
とした場合、各伝送速度の識別番号を１〜８とする。又
最高速度と最低速度との比は６４であるから、アドレス
を０〜６３とする。そして、伝送速度に対応した出力タ
イミング有りのビット（“１”）を格納する。即ち、識
別番号１の伝送速度４ｋｂｐｓの出力タイミング有り
（“１”）は０〜６３アドレスの中のアドレス６３のみ
に格納され、識別番号２の伝送速度８ｋｂｐｓの出力タ
イミング有り（“１”）は、アドレス３１とアドレス６
３とに格納され、識別番号７の伝送速度１２８ｋｂｐｓ
の出力タイミング有り（“１”）は、一つおきのアドレ
スに格納され、識別番号８の伝送速度２５６ｋｂｐｓの
出力タイミング有り（“１”）は、アドレス０〜６３に
総て格納される。なお、“０”は出力タイミング無しを
示すビットを示す。
【００１７】又使用レート設定メモリ１２は、チャネル
ＣＨ１〜ＣＨｎ対応のアドレスに識別番号が設定され
る。例えば、チャネルＣＨ１の伝送速度が８ｋｂｐｓ、
チャネルＣＨ２の伝送速度が４ｋｂｐｓ、チャネルＣＨ
３の伝送速度が１２８ｋｂｐｓであるとすると、使用レ
ート設定メモリ１２のチャネルＣＨ１に対応したアドレ
スに識別番号の２、チャネルＣＨ２に対応したアドレス
に識別番号の１、チャネルＣＨ３に対応したアドレスに
識別番号の７がそれぞれ設定される。
ＣＨ１〜ＣＨｎ対応のアドレスに識別番号が設定され
る。例えば、チャネルＣＨ１の伝送速度が８ｋｂｐｓ、
チャネルＣＨ２の伝送速度が４ｋｂｐｓ、チャネルＣＨ
３の伝送速度が１２８ｋｂｐｓであるとすると、使用レ
ート設定メモリ１２のチャネルＣＨ１に対応したアドレ
スに識別番号の２、チャネルＣＨ２に対応したアドレス
に識別番号の１、チャネルＣＨ３に対応したアドレスに
識別番号の７がそれぞれ設定される。
【００１８】アドレス発生部１３からのアドレス信号に
より、ビットマップメモリ１１から出力タイミングの有
無を示すビット列が読出されてラッチ回路１５にラッチ
される。例えば、ビットマップメモリ１１のアドレス０
から読出されたビット列は、８ビット構成の“００００
０００１”となり、ラッチ回路１５にラッチされる。又
アドレス発生部１４からのアドレス信号により使用レー
ト設定メモリ１２からチャネル対応の識別番号が読出さ
れてラッチ回路１６にラッチされる。例えば、前述のよ
うにチャネルＣＨ１の識別番号の２が読出されてラッチ
回路１６にラッチされ、デコーダ１８によりデコードさ
れる。このデコード結果によりセレクタ１７が制御され
て、ラッチ回路１５の２番目のビットが選択出力され
る。この選択された２番目のビットが出力処理部１９に
加えられる。この場合、出力タイミング無しの“０”で
あるから、アドレス発生部１４の歩進が直ちに行われ、
多重化部２０には出力タイミング信号は加えられない。
より、ビットマップメモリ１１から出力タイミングの有
無を示すビット列が読出されてラッチ回路１５にラッチ
される。例えば、ビットマップメモリ１１のアドレス０
から読出されたビット列は、８ビット構成の“００００
０００１”となり、ラッチ回路１５にラッチされる。又
アドレス発生部１４からのアドレス信号により使用レー
ト設定メモリ１２からチャネル対応の識別番号が読出さ
れてラッチ回路１６にラッチされる。例えば、前述のよ
うにチャネルＣＨ１の識別番号の２が読出されてラッチ
回路１６にラッチされ、デコーダ１８によりデコードさ
れる。このデコード結果によりセレクタ１７が制御され
て、ラッチ回路１５の２番目のビットが選択出力され
る。この選択された２番目のビットが出力処理部１９に
加えられる。この場合、出力タイミング無しの“０”で
あるから、アドレス発生部１４の歩進が直ちに行われ、
多重化部２０には出力タイミング信号は加えられない。
【００１９】次にアドレス発生部１４からのアドレス信
号により使用レート設定メモリ１２からチャネルＣＨ２
の識別番号の１が読出されてラッチ回路１６にラッチさ
れ、デコーダ１８によりデコードされる。そのデコード
結果によりセレクタ１７が制御され、ラッチ回路１５の
１番目のビットが選択出力されて、出力処理部１９に加
えられる。この場合も出力タイミング無しの“０”であ
るから、アドレス発生部１４の歩進が直ちに行われ、多
重化部２０には出力タイミング信号は加えられない。こ
のような動作がチャネルＣＨｎまで継続された後、アド
レス発生部１３が歩進される。それによって、ビットマ
ップメモリ１１のアドレス１から８ビット構成の“００
００００１１”のビット列が読出されて、ラッチ回路１
５にラッチされる。
号により使用レート設定メモリ１２からチャネルＣＨ２
の識別番号の１が読出されてラッチ回路１６にラッチさ
れ、デコーダ１８によりデコードされる。そのデコード
結果によりセレクタ１７が制御され、ラッチ回路１５の
１番目のビットが選択出力されて、出力処理部１９に加
えられる。この場合も出力タイミング無しの“０”であ
るから、アドレス発生部１４の歩進が直ちに行われ、多
重化部２０には出力タイミング信号は加えられない。こ
のような動作がチャネルＣＨｎまで継続された後、アド
レス発生部１３が歩進される。それによって、ビットマ
ップメモリ１１のアドレス１から８ビット構成の“００
００００１１”のビット列が読出されて、ラッチ回路１
５にラッチされる。
【００２０】そして、使用レート設定メモリ１２から再
びチャネルＣＨ１の識別番号の２が読出され、そのデコ
ード結果によりセレクタ１７によってラッチ回路１５の
２番目のビットが選択出力されて出力処理部１９に加え
られる。この場合も出力タイミング無しの“０”である
から、直ちに、アドレス発生部１４の歩進が行われ、こ
のアドレス発生部１４からのアドレス信号によって使用
レート設定メモリ１２から次のチャネルＣＨ２の識別番
号の１が読出される。この識別番号１のデコード結果に
よりセレクタ１７によってラッチ回路１５の１番目のビ
ットが選択出力される。この場合も出力タイミング無し
の“０”であるから、直ちに、アドレス発生部１４の歩
進が行われる。
びチャネルＣＨ１の識別番号の２が読出され、そのデコ
ード結果によりセレクタ１７によってラッチ回路１５の
２番目のビットが選択出力されて出力処理部１９に加え
られる。この場合も出力タイミング無しの“０”である
から、直ちに、アドレス発生部１４の歩進が行われ、こ
のアドレス発生部１４からのアドレス信号によって使用
レート設定メモリ１２から次のチャネルＣＨ２の識別番
号の１が読出される。この識別番号１のデコード結果に
よりセレクタ１７によってラッチ回路１５の１番目のビ
ットが選択出力される。この場合も出力タイミング無し
の“０”であるから、直ちに、アドレス発生部１４の歩
進が行われる。
【００２１】そして、使用レート設定メモリ１２からチ
ャネルＣＨ３の識別番号の７が読出され、そのデコード
結果によりセレクタ１７によってラッチ回路１５の７番
目のビットが選択出力される。この場合は出力タイミン
グ有りを示す“１”であるから、出力処理部１９から多
重化部２０に出力タイミング信号が加えられる。又アド
レス発生部１４からのチャネルＣＨ１〜ＣＨｎを示すア
ドレス信号が多重化処理部２１に加えられるから、多重
化処理部２１は、アドレス信号によって指定されるチャ
ネルＣＨ１〜ＣＨｎ対応のバッファ部２２−１〜２２−
ｎを選択し、出力タイミング信号を加える。前述の出力
タイミング信号は、チャネルＣＨ３対応のバッファ部２
２−３（図示を省略）に加えられるから、このバッファ
部２２−３からＡＴＭのセル等の１ブロックのデータを
出力し、多重化処理部２１に於いて多重化処理され、次
にアドレス発生部１４の歩進が行われる。
ャネルＣＨ３の識別番号の７が読出され、そのデコード
結果によりセレクタ１７によってラッチ回路１５の７番
目のビットが選択出力される。この場合は出力タイミン
グ有りを示す“１”であるから、出力処理部１９から多
重化部２０に出力タイミング信号が加えられる。又アド
レス発生部１４からのチャネルＣＨ１〜ＣＨｎを示すア
ドレス信号が多重化処理部２１に加えられるから、多重
化処理部２１は、アドレス信号によって指定されるチャ
ネルＣＨ１〜ＣＨｎ対応のバッファ部２２−１〜２２−
ｎを選択し、出力タイミング信号を加える。前述の出力
タイミング信号は、チャネルＣＨ３対応のバッファ部２
２−３（図示を省略）に加えられるから、このバッファ
部２２−３からＡＴＭのセル等の１ブロックのデータを
出力し、多重化処理部２１に於いて多重化処理され、次
にアドレス発生部１４の歩進が行われる。
【００２２】又アドレス発生部１３からのアドレス信号
により、ビットマップメモリ１１のアドレス６３から８
ビット構成の“１１１１１１１１”が読出されてラッチ
回路１５にラッチされた場合、チャネルＣＨ１〜ＣＨｎ
対応の識別番号の何れに対しても出力タイミング有りを
示す“１”となるから、チャネルＣＨ１〜ＣＨｎ対応に
出力処理部１９から出力タイミング信号が多重化処理部
２１に加えられる。従って、多重化処理部２１では、チ
ャネルＣＨ１〜ＣＨｎ対応のバッファ部２２−１〜２２
−ｎに対して出力タイミング信号を加え、チャネルＣＨ
１〜ＣＨｎのセル等の１ブロックのデータを順次多重化
して送出することになる。
により、ビットマップメモリ１１のアドレス６３から８
ビット構成の“１１１１１１１１”が読出されてラッチ
回路１５にラッチされた場合、チャネルＣＨ１〜ＣＨｎ
対応の識別番号の何れに対しても出力タイミング有りを
示す“１”となるから、チャネルＣＨ１〜ＣＨｎ対応に
出力処理部１９から出力タイミング信号が多重化処理部
２１に加えられる。従って、多重化処理部２１では、チ
ャネルＣＨ１〜ＣＨｎ対応のバッファ部２２−１〜２２
−ｎに対して出力タイミング信号を加え、チャネルＣＨ
１〜ＣＨｎのセル等の１ブロックのデータを順次多重化
して送出することになる。
【００２３】図４は本発明の実施例のセル多重化の説明
図であり、図２と同一符号は同一部分を示す。非同期転
送モード（ＡＴＭ）に於けるセルは、前述のように、５
バイトのヘッダ部ＨＤと、４８バイトのデータ部ＤＴと
からなる５３バイト固定長のものであり、各チャネルＣ
Ｈ１〜ＣＨｎのセルは、出力タイミング信号Ｔ１〜Ｔｎ
に従って多重化処理部２１により、セルＣ１，Ｃ２，・
・・Ｃｍのように多重化される。
図であり、図２と同一符号は同一部分を示す。非同期転
送モード（ＡＴＭ）に於けるセルは、前述のように、５
バイトのヘッダ部ＨＤと、４８バイトのデータ部ＤＴと
からなる５３バイト固定長のものであり、各チャネルＣ
Ｈ１〜ＣＨｎのセルは、出力タイミング信号Ｔ１〜Ｔｎ
に従って多重化処理部２１により、セルＣ１，Ｃ２，・
・・Ｃｍのように多重化される。
【００２４】その場合、ビットマップメモリ１１から読
出されてラッチ回路１５にラッチされた識別番号対応の
ビットＩＤ１〜ＩＤ８はセレクタ１７に加えられ、又チ
ャネルＣＨ１〜ＣＨｎ対応に設定された識別番号がデコ
ーダ１８によりデコードされて、そのデコード結果がセ
レクタ１７に加えられる。識別番号対応のビットＩＤ１
〜ＩＤ８が識別番号のデコード結果により選択され、出
力タイミング有りを示すビットの場合、出力タイミング
信号Ｔｉが多重化処理部２１に加えられる。
出されてラッチ回路１５にラッチされた識別番号対応の
ビットＩＤ１〜ＩＤ８はセレクタ１７に加えられ、又チ
ャネルＣＨ１〜ＣＨｎ対応に設定された識別番号がデコ
ーダ１８によりデコードされて、そのデコード結果がセ
レクタ１７に加えられる。識別番号対応のビットＩＤ１
〜ＩＤ８が識別番号のデコード結果により選択され、出
力タイミング有りを示すビットの場合、出力タイミング
信号Ｔｉが多重化処理部２１に加えられる。
【００２５】多重化処理部２１は、チャネルＣＨ１〜Ｃ
Ｈｎを指定するアドレス信号と、出力タイミング信号Ｔ
ｉとが加えられて、アドレス信号により指定されたチャ
ネルに対して出力タイミング信号を加え、そのチャネル
のセルを多重化する。例えば、前述のように、アドレス
信号がチャネルＣＨ３を指定する時に、出力タイミング
信号Ｔｉが出力されると、多重化処理部２１は、チャネ
ルＣＨ３に対して出力タイミング信号Ｔ３を加えて、チ
ャネルＣＨ３のセルを多重化する。
Ｈｎを指定するアドレス信号と、出力タイミング信号Ｔ
ｉとが加えられて、アドレス信号により指定されたチャ
ネルに対して出力タイミング信号を加え、そのチャネル
のセルを多重化する。例えば、前述のように、アドレス
信号がチャネルＣＨ３を指定する時に、出力タイミング
信号Ｔｉが出力されると、多重化処理部２１は、チャネ
ルＣＨ３に対して出力タイミング信号Ｔ３を加えて、チ
ャネルＣＨ３のセルを多重化する。
【００２６】前述のように、伝送速度を８種類とし、最
高速度と最低速度との比が６４の場合に、多重化された
６４個のセルＣ１〜Ｃ６４の中は、前述のように、チャ
ネルＣＨ１の伝送速度が８ｋｂｐｓ、チャネルＣＨ２の
伝送速度が４ｋｂｐｓ、チャネルＣＨ３の伝送速度が１
２８ｋｂｐｓであるとすると、チャネルＣＨ１のセルは
２個、チャネルＣＨ２のセルは１個、チャネルＣＨ３の
セルは３２個を含むものとなり、残りの２９個のセル
は、他のチャネルの伝送速度に対応して割当てられたセ
ルとなる。
高速度と最低速度との比が６４の場合に、多重化された
６４個のセルＣ１〜Ｃ６４の中は、前述のように、チャ
ネルＣＨ１の伝送速度が８ｋｂｐｓ、チャネルＣＨ２の
伝送速度が４ｋｂｐｓ、チャネルＣＨ３の伝送速度が１
２８ｋｂｐｓであるとすると、チャネルＣＨ１のセルは
２個、チャネルＣＨ２のセルは１個、チャネルＣＨ３の
セルは３２個を含むものとなり、残りの２９個のセル
は、他のチャネルの伝送速度に対応して割当てられたセ
ルとなる。
【００２７】前述のビットマップメモリ１１は、ランダ
ムアクセスメモリ（ＲＡＭ）又は各種のリードオンリメ
モリ（ＲＯＭ）により構成することが可能である。ラン
ダムアクセスメモリ（ＲＡＭ）或いは書換え可能のリー
ドオンリメモリ（ＥＰＲＯＭ）により構成した場合は、
伝送速度の種類の変更等に対しても容易に対処すること
ができる。又使用レート設定メモリ１２もランダムアク
セスメモリ（ＲＡＭ）又は各種のリードオンリメモリ
（ＲＯＭ）により構成することができる。例えば、ラン
ダムアクセスメモリ（ＲＡＭ）或いは書換え可能のリー
ドオンリメモリ（ＥＰＲＯＭ）により構成した場合は、
システム立上げ後に於いても、チャネルの増設や撤去及
びチャネルの伝送速度の変更に対して、そのチャネル対
応の識別番号の更新により容易に対処できることにな
る。
ムアクセスメモリ（ＲＡＭ）又は各種のリードオンリメ
モリ（ＲＯＭ）により構成することが可能である。ラン
ダムアクセスメモリ（ＲＡＭ）或いは書換え可能のリー
ドオンリメモリ（ＥＰＲＯＭ）により構成した場合は、
伝送速度の種類の変更等に対しても容易に対処すること
ができる。又使用レート設定メモリ１２もランダムアク
セスメモリ（ＲＡＭ）又は各種のリードオンリメモリ
（ＲＯＭ）により構成することができる。例えば、ラン
ダムアクセスメモリ（ＲＡＭ）或いは書換え可能のリー
ドオンリメモリ（ＥＰＲＯＭ）により構成した場合は、
システム立上げ後に於いても、チャネルの増設や撤去及
びチャネルの伝送速度の変更に対して、そのチャネル対
応の識別番号の更新により容易に対処できることにな
る。
【００２８】又各種の伝送速度のチャネルＣＨ１〜ＣＨ
ｎのデータを、多重化部２０に於いてセル化して多重化
伝送する場合にも、そのセル化のタイミングを出力タイ
ミング信号によって決定することができる。又バイト多
重化のようにブロック毎に多重化する場合にも適用でき
る。
ｎのデータを、多重化部２０に於いてセル化して多重化
伝送する場合にも、そのセル化のタイミングを出力タイ
ミング信号によって決定することができる。又バイト多
重化のようにブロック毎に多重化する場合にも適用でき
る。
【００２９】
【発明の効果】以上説明したように、本発明は、伝送速
度に対応した出力タイミングの有無を示すビットを、ビ
ットマップ形式で格納したビットマップメモリ１と、チ
ャネルＣＨ１〜ＣＨｎ対応に伝送速度を示す識別番号を
設定した使用レート設定メモリ２と、制御部３とを備
え、チャネルＣＨ１〜ＣＨｎの伝送速度に対応した出力
タイミング信号を多重化部４に加えて、チャネルＣＨ１
〜ＣＨｎのデータを多重化するものであり、チャネル数
及び伝送速度の種類が多い場合でも、部品点数及び信号
線数の増加を最小限に抑えることが可能となり、且つメ
モリの書換えを可能とすることにより、チャネルの増設
や撤去及びチャネルの伝送速度の変更に対しても容易に
対処できる利点がある。
度に対応した出力タイミングの有無を示すビットを、ビ
ットマップ形式で格納したビットマップメモリ１と、チ
ャネルＣＨ１〜ＣＨｎ対応に伝送速度を示す識別番号を
設定した使用レート設定メモリ２と、制御部３とを備
え、チャネルＣＨ１〜ＣＨｎの伝送速度に対応した出力
タイミング信号を多重化部４に加えて、チャネルＣＨ１
〜ＣＨｎのデータを多重化するものであり、チャネル数
及び伝送速度の種類が多い場合でも、部品点数及び信号
線数の増加を最小限に抑えることが可能となり、且つメ
モリの書換えを可能とすることにより、チャネルの増設
や撤去及びチャネルの伝送速度の変更に対しても容易に
対処できる利点がある。
【００３０】又ビットマップメモリ１は、チャネルの伝
送速度の最高速度と最低速度との比の深さ（アドレス
数）で済むことになり、比較的小容量で良いから各部を
含めて集積回路化が容易となる。それによって、小型化
が可能となる利点がある。
送速度の最高速度と最低速度との比の深さ（アドレス
数）で済むことになり、比較的小容量で良いから各部を
含めて集積回路化が容易となる。それによって、小型化
が可能となる利点がある。
【００３１】又制御部３は、ビットマップメモリ１から
読出したビット列を、使用レート設定メモリ２から読出
した識別番号のデコード結果により選択し、その選択さ
れた１ビットが出力タイミング有りを示す時に、多重化
部４に出力タイミング信号を加えるものであり、多重化
部４は、この出力タイミング信号と、チャネルを指定す
る信号とにより、チャネルＣＨ１〜ＣＨｎのデータの多
重化を容易に行うことができる。
読出したビット列を、使用レート設定メモリ２から読出
した識別番号のデコード結果により選択し、その選択さ
れた１ビットが出力タイミング有りを示す時に、多重化
部４に出力タイミング信号を加えるものであり、多重化
部４は、この出力タイミング信号と、チャネルを指定す
る信号とにより、チャネルＣＨ１〜ＣＨｎのデータの多
重化を容易に行うことができる。
【図１】本発明の原理説明図である。
【図２】本発明の実施例の説明図である。
【図３】本発明の実施例のビットマップメモリの説明図
である。
である。
【図４】本発明の実施例のセル多重化の説明図である。
【図５】従来例の説明図である。
１ ビットマップメモリ ２ 使用レート設定メモリ ３ 制御部 ４ 多重化部
Claims (3)
- 【請求項１】 伝送速度が異なるチャネルを含む複数の
チャネルのデータを多重化する多重化制御方式に於い
て、 異なる伝送速度にそれぞれ対応した出力タイミングの有
無を示すビットを、ビットマップ形式で格納したビット
マップメモリ（１）と、 前記伝送速度を示す識別番号を前記チャネル対応に設定
した使用レート設定メモリ（２）と、 前記ビットマップメモリ（１）をアクセスして読出した
前記出力タイミングの有無を示すビットと、前記使用レ
ート設定メモリ（２）をアクセスして読出した前記識別
番号とを基に、前記チャネル対応の伝送速度に従った出
力タイミング信号を出力する制御部（３）とを備え、 該制御部（３）からの前記出力タイミング信号に従って
前記複数のチャネルのデータを多重化部（４）に於いて
多重化することを特徴とする多重化制御方式。 - 【請求項２】 前記ビットマップメモリ（１）は、前記
チャネルの伝送速度の最高速度と最低速度との比に従っ
たアドレス数を有し、且つ各アドレスは前記伝送速度の
種類に対応したビット構成を有し、前記最高速度に対し
ては全アドレスに出力タイミング有りを示すビットを格
納し、且つ他の伝送速度に対しては前記最高速度に対す
る比に従ったアドレス毎に出力タイミング有りを示すビ
ットを格納したことを特徴とする請求項１記載の多重化
制御方式。 - 【請求項３】 前記制御部（３）は、順次歩進するアド
レスにより前記ビットマップメモリ（１）から出力タイ
ミングの有無を示すビット列を読出してラッチし、且つ
チャネル対応のアドレスにより前記使用レート設定メモ
リ（２）から前記伝送速度を示す識別番号を読出し、該
識別番号のデコード結果により前記出力タイミングの有
無を示すビット列から１ビットを選択し、該選択した１
ビットが出力タイミング有りを示す時に出力タイミング
信号を出力することを特徴とする請求項１記載の多重化
制御方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21711793A JP2906361B2 (ja) | 1993-09-01 | 1993-09-01 | 多重化制御方式 |
| US08/220,271 US5509013A (en) | 1993-09-01 | 1994-03-30 | Multiplexer control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21711793A JP2906361B2 (ja) | 1993-09-01 | 1993-09-01 | 多重化制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0774722A true JPH0774722A (ja) | 1995-03-17 |
| JP2906361B2 JP2906361B2 (ja) | 1999-06-21 |
Family
ID=16699127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21711793A Expired - Lifetime JP2906361B2 (ja) | 1993-09-01 | 1993-09-01 | 多重化制御方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5509013A (ja) |
| JP (1) | JP2906361B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0797373A2 (en) * | 1996-03-19 | 1997-09-24 | Lucent Technologies Inc. | A method and apparatus for converting synchronous narrowband signals into broadband asynchronous transfer mode signals in an integrated telecommunications network |
| WO2000003514A1 (fr) * | 1998-07-09 | 2000-01-20 | Nec Corporation | Systeme de transmission a repartition temporelle, et systeme de communication recourant a un procede d'acces par transmission a multiplexage temporel |
| KR100443012B1 (ko) * | 2001-12-22 | 2004-08-04 | 엘지전자 주식회사 | 압축데이터의 바이트열 복원 방법 |
| KR100900958B1 (ko) * | 2007-12-14 | 2009-06-08 | 한국전자통신연구원 | 가변 전송속도를 지원하기 위한 채널데이터 다중화 장치 및그 방법 |
| JPWO2018150544A1 (ja) * | 2017-02-17 | 2019-11-07 | 株式会社Ｆｕｊｉ | 多重通信システム及び作業用ロボット |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3191854B2 (ja) * | 1995-08-31 | 2001-07-23 | 日本ビクター株式会社 | 情報蓄積出力装置 |
| DE19600177A1 (de) * | 1996-01-04 | 1997-07-10 | Bosch Gmbh Robert | Verfahren zur Übertragung von Daten |
| KR100517794B1 (ko) * | 1996-05-29 | 2006-03-09 | 사르노프 코포레이션 | 압축된정보스트림을스플라이싱하는방법및장치 |
| US6137834A (en) * | 1996-05-29 | 2000-10-24 | Sarnoff Corporation | Method and apparatus for splicing compressed information streams |
| JP3365909B2 (ja) * | 1996-07-08 | 2003-01-14 | 株式会社ケンウッド | デジタル信号多重化装置 |
| GB9706797D0 (en) * | 1997-04-03 | 1997-05-21 | Sun Electric Uk Ltd | Wireless data transmission |
| ATE372029T1 (de) * | 1998-03-26 | 2007-09-15 | Earth View Television & Datatr | Vorrichtung zur multiplexierung von videosignalen |
| US8422413B2 (en) * | 2003-09-18 | 2013-04-16 | Dentsply International Inc. | Process and device for the wireless transmission of dental process data |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4752923A (en) * | 1986-12-24 | 1988-06-21 | Bell Communications Research, Inc. | Optimal frame arrangement for multiplexing a plurality of subchannels onto a fixed rate channel |
| FR2613893B1 (fr) * | 1987-04-10 | 1993-10-22 | France Telediffusion | Procede de commutation de signaux numeriques asynchrones, et dispositif pour la mise en oeuvre de ce procede |
| DE3853329T2 (de) * | 1987-09-03 | 1995-11-09 | Nec Corp | Multiplexer- und Demultiplexer-Vorrichtung, die an zwei Übertragungsraten angepasst werden kann. |
| ATE136409T1 (de) * | 1989-09-29 | 1996-04-15 | Siemens Ag | Schaltungsanordnung zum überprüfen der einhaltung festgelegter übertragungsbitraten bei der übertragung von nachrichtenzellen |
| SE469618B (sv) * | 1991-12-16 | 1993-08-02 | Ellemtel Utvecklings Ab | Multiplexor vid en digital vaeljare |
-
1993
- 1993-09-01 JP JP21711793A patent/JP2906361B2/ja not_active Expired - Lifetime
-
1994
- 1994-03-30 US US08/220,271 patent/US5509013A/en not_active Expired - Fee Related
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|---|---|---|---|---|
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| EP0797373A3 (en) * | 1996-03-19 | 1999-11-03 | Lucent Technologies Inc. | A method and apparatus for converting synchronous narrowband signals into broadband asynchronous transfer mode signals in an integrated telecommunications network |
| WO2000003514A1 (fr) * | 1998-07-09 | 2000-01-20 | Nec Corporation | Systeme de transmission a repartition temporelle, et systeme de communication recourant a un procede d'acces par transmission a multiplexage temporel |
| KR100443012B1 (ko) * | 2001-12-22 | 2004-08-04 | 엘지전자 주식회사 | 압축데이터의 바이트열 복원 방법 |
| KR100900958B1 (ko) * | 2007-12-14 | 2009-06-08 | 한국전자통신연구원 | 가변 전송속도를 지원하기 위한 채널데이터 다중화 장치 및그 방법 |
| JPWO2018150544A1 (ja) * | 2017-02-17 | 2019-11-07 | 株式会社Ｆｕｊｉ | 多重通信システム及び作業用ロボット |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2906361B2 (ja) | 1999-06-21 |
| US5509013A (en) | 1996-04-16 |
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