JPH06112919A - 時分割多重化方式 - Google Patents
時分割多重化方式Info
- Publication number
- JPH06112919A JPH06112919A JP27922592A JP27922592A JPH06112919A JP H06112919 A JPH06112919 A JP H06112919A JP 27922592 A JP27922592 A JP 27922592A JP 27922592 A JP27922592 A JP 27922592A JP H06112919 A JPH06112919 A JP H06112919A
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- Japan
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- selector
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- Time-Division Multiplex Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【目的】 容量の異なる加入者信号データ列を加入者の
追加，削除および容量の変更等の際に他の加入者に影響
を与えず切り替え、また、空きスロットを検索し、タイ
ムスロットを有効に利用する。 【構成】 シリアル−パラレル変換部１０〜読み出しカ
ウンタ部１７のランダム・ライト／シーケンシャル・リ
ードのフレーム変換部分とセレクタ部１８〜書き込みカ
ウンタ部２２のアドレス提供部およびＣＰＵ部２３とか
ら構成されており、アドレス提供部を２面のＥＥＰＲＯ
Ｍで構成することにより、運用中のアドレス変更および
アドレス内容の更新を可能としている。また、ＣＰＵ部
２３で多重信号線のタイムスロット利用状態を管理する
ことで、空きのタイムスロットを有効に利用し、多重収
容効率を高める。
追加，削除および容量の変更等の際に他の加入者に影響
を与えず切り替え、また、空きスロットを検索し、タイ
ムスロットを有効に利用する。 【構成】 シリアル−パラレル変換部１０〜読み出しカ
ウンタ部１７のランダム・ライト／シーケンシャル・リ
ードのフレーム変換部分とセレクタ部１８〜書き込みカ
ウンタ部２２のアドレス提供部およびＣＰＵ部２３とか
ら構成されており、アドレス提供部を２面のＥＥＰＲＯ
Ｍで構成することにより、運用中のアドレス変更および
アドレス内容の更新を可能としている。また、ＣＰＵ部
２３で多重信号線のタイムスロット利用状態を管理する
ことで、空きのタイムスロットを有効に利用し、多重収
容効率を高める。
Description
【０００１】
【産業上の利用分野】本発明は容量の異なる複数の加入
者線信号を、出力のフレームに効率よく収容する必要の
ある加入者系システムに係り、特に加入者の追加、削除
および容量の変更等を他の加入者に影響を与えずに切り
替えていくシステムを実現するための時分割多重化方式
に関するものである。
者線信号を、出力のフレームに効率よく収容する必要の
ある加入者系システムに係り、特に加入者の追加、削除
および容量の変更等を他の加入者に影響を与えずに切り
替えていくシステムを実現するための時分割多重化方式
に関するものである。
【０００２】
【従来の技術】従来の時分割多重化方式の一例を図８に
示し説明する。従来、この種の時分割多重化方式はこの
図８に示すように、選択部８１とカウンタおよびタイミ
ング発生部８２から構成され、従来例の多重則を表わす
タイムチャートである図９に示すような多重則となって
いた。この図８において、ＦＰはフレームパルスを示
し、ＣＫはクロックを示す。そして、カウンタおよびタ
イミング発生部８２から選択部８１に対し入力データ列
であるＰ１〜Ｐ４の多重タイミングを与えることで図９
に示すような多重を実現している。この図９において、
（ａ）は容量２４ＣＨの利用の場合を示し、（ｂ）は容
量１ＣＨ利用の場合を示す。そして、Ｆはフレーム先頭
を示す。ただし、この場合、Ｐ１〜Ｐ４がそれぞれ２４
チャネル（ＣＨ）の容量を利用していれば、タイムスロ
ットの有効な利用になっているがＰ１〜Ｐ４が１ＣＨの
利用であってもタイムスロットと割当容量は固定であ
り、残り２３ＣＨ分は利用されていなかった。また、容
量が２４ＣＨ以上となった場合には収容加入者数を減ら
し多重フォーマットおよび切り替えタイミングを変更ま
たは切り替えて対応していた。
示し説明する。従来、この種の時分割多重化方式はこの
図８に示すように、選択部８１とカウンタおよびタイミ
ング発生部８２から構成され、従来例の多重則を表わす
タイムチャートである図９に示すような多重則となって
いた。この図８において、ＦＰはフレームパルスを示
し、ＣＫはクロックを示す。そして、カウンタおよびタ
イミング発生部８２から選択部８１に対し入力データ列
であるＰ１〜Ｐ４の多重タイミングを与えることで図９
に示すような多重を実現している。この図９において、
（ａ）は容量２４ＣＨの利用の場合を示し、（ｂ）は容
量１ＣＨ利用の場合を示す。そして、Ｆはフレーム先頭
を示す。ただし、この場合、Ｐ１〜Ｐ４がそれぞれ２４
チャネル（ＣＨ）の容量を利用していれば、タイムスロ
ットの有効な利用になっているがＰ１〜Ｐ４が１ＣＨの
利用であってもタイムスロットと割当容量は固定であ
り、残り２３ＣＨ分は利用されていなかった。また、容
量が２４ＣＨ以上となった場合には収容加入者数を減ら
し多重フォーマットおよび切り替えタイミングを変更ま
たは切り替えて対応していた。
【０００３】
【発明が解決しようとする課題】この従来の時分割多重
化方式では、出力側フレームフォーマットが加入者毎に
固定的に割り当てられており、加入者の使用容量に関係
なく一定の容量のタイムスロットが加入者毎に割り当て
られてしまう。そのため、容量の少ない加入者が集まっ
てもサービス可能な最大加入者数は限定され使用されな
いタイムスロットも多く出力フレームの効率的な利用が
できないという問題があった。
化方式では、出力側フレームフォーマットが加入者毎に
固定的に割り当てられており、加入者の使用容量に関係
なく一定の容量のタイムスロットが加入者毎に割り当て
られてしまう。そのため、容量の少ない加入者が集まっ
てもサービス可能な最大加入者数は限定され使用されな
いタイムスロットも多く出力フレームの効率的な利用が
できないという問題があった。
【０００４】本発明はかかる問題を解決するためになさ
れたもので、容量の異なる加入者信号データ列を加入者
の追加，削除および容量の変更等の際に他の加入者に影
響を与えず切り替え、また、空きスロットを検索し、タ
イムスロットを有効に利用した時分割多重化方式を得る
ことを目的とする。
れたもので、容量の異なる加入者信号データ列を加入者
の追加，削除および容量の変更等の際に他の加入者に影
響を与えず切り替え、また、空きスロットを検索し、タ
イムスロットを有効に利用した時分割多重化方式を得る
ことを目的とする。
【０００５】
【課題を解決するための手段】本発明の時分割多重化方
式は、容量の異なる数種の加入者信号線を出力フレーム
に多重収容する加入者系多重回路において、同一周波数
で同期のとれたシリアルの上記加入者信号線を入力しオ
クテット単位にパラレル変換し保持するシリアル−パラ
レル変換部と、このシリアル−パラレル変換部の出力か
ら１加入者信号を選択しタイミング信号に基づいて順次
切り替えていく第１のセレクタ部と、この第１のセレク
タ部からの出力を１フレーム以上蓄える第１および第２
のメモリ部と、この第１および第２のメモリ部の出力を
交互に切り替える第２のセレクタ部と、この第２のセレ
クタ部のパラレル出力をシリアルにするパラレル−シリ
アル変換部と、上記第１および第２のメモリ部への書き
込み側タイミング信号を生成する書き込みカウンタ部
と、上記第１および第２のメモリ部からの読み出し側タ
イミング信号を生成する読み出しカウンタ部と、上記第
１および第２のメモリ部の書き込み用アドレス情報を格
納した電気的消去，再書き込み可能な第１および第２の
読み出し専用メモリと、アドレス線を切り替える周辺の
セレクタ部群と、上記電気的消去，再書き込み可能な第
１および第２の読み出し専用メモリに書き込み用アドレ
ス情報を与えるＣＰＵ部と、このＣＰＵ部において出力
フレームの空きストットを検索し入力側の上記加入者信
号線をオクテット単位に割り当てて収容する制御手段と
を備えるものである。
式は、容量の異なる数種の加入者信号線を出力フレーム
に多重収容する加入者系多重回路において、同一周波数
で同期のとれたシリアルの上記加入者信号線を入力しオ
クテット単位にパラレル変換し保持するシリアル−パラ
レル変換部と、このシリアル−パラレル変換部の出力か
ら１加入者信号を選択しタイミング信号に基づいて順次
切り替えていく第１のセレクタ部と、この第１のセレク
タ部からの出力を１フレーム以上蓄える第１および第２
のメモリ部と、この第１および第２のメモリ部の出力を
交互に切り替える第２のセレクタ部と、この第２のセレ
クタ部のパラレル出力をシリアルにするパラレル−シリ
アル変換部と、上記第１および第２のメモリ部への書き
込み側タイミング信号を生成する書き込みカウンタ部
と、上記第１および第２のメモリ部からの読み出し側タ
イミング信号を生成する読み出しカウンタ部と、上記第
１および第２のメモリ部の書き込み用アドレス情報を格
納した電気的消去，再書き込み可能な第１および第２の
読み出し専用メモリと、アドレス線を切り替える周辺の
セレクタ部群と、上記電気的消去，再書き込み可能な第
１および第２の読み出し専用メモリに書き込み用アドレ
ス情報を与えるＣＰＵ部と、このＣＰＵ部において出力
フレームの空きストットを検索し入力側の上記加入者信
号線をオクテット単位に割り当てて収容する制御手段と
を備えるものである。
【０００６】
【作用】本発明においては、ＣＰＵで多重状態を管理す
ることで、多重データの空きタイムスロットを検索し新
たに設定された加入者を１チャネル単位に順次割り当て
ていくようにする。
ることで、多重データの空きタイムスロットを検索し新
たに設定された加入者を１チャネル単位に順次割り当て
ていくようにする。
【０００７】
【実施例】図１は本発明による時分割多重化方式の一実
施例を示すブロック図である。この図１において、１０
は同一周波数で同期のとれたシリアルの加入者信号線を
入力しオクテット単位にパラレル変換し保持するシリア
ル−パラレル変換部、１１はこのシリアル−パラレル変
換部１０の出力から１加入者信号を選択しタイミング信
号に基づいて順次切り替えていくセレクタ部、１２，１
３はこのセレクタ部１１からの出力を１フレーム以上蓄
えるメモリ部、１４はこのメモリ部１２，１３の出力を
交互に切り替えるセレクタ部、１５はこのセレクタ部１
４のパラレル出力をシリアルにするパラレル−シリアル
変換部、１７はメモリ部１２，１３からの読み出し側タ
イミング信号を生成する読み出しカウンタ部、１６はこ
の読み出しカウンタ部１７の出力とセレクタ部１８の出
力を入力とし、メモリ部１２，１３にアドレス信号
Ａ1，Ａ2をそれぞれ供給するセレクタ部である。
施例を示すブロック図である。この図１において、１０
は同一周波数で同期のとれたシリアルの加入者信号線を
入力しオクテット単位にパラレル変換し保持するシリア
ル−パラレル変換部、１１はこのシリアル−パラレル変
換部１０の出力から１加入者信号を選択しタイミング信
号に基づいて順次切り替えていくセレクタ部、１２，１
３はこのセレクタ部１１からの出力を１フレーム以上蓄
えるメモリ部、１４はこのメモリ部１２，１３の出力を
交互に切り替えるセレクタ部、１５はこのセレクタ部１
４のパラレル出力をシリアルにするパラレル−シリアル
変換部、１７はメモリ部１２，１３からの読み出し側タ
イミング信号を生成する読み出しカウンタ部、１６はこ
の読み出しカウンタ部１７の出力とセレクタ部１８の出
力を入力とし、メモリ部１２，１３にアドレス信号
Ａ1，Ａ2をそれぞれ供給するセレクタ部である。
【０００８】１９，２０はメモリ部１２，１３の書き込
み用アドレス情報を格納した電気的消去，再書き込み可
能な読み出し専用メモリＥＥＰＲＯＭ、２２はメモリ部
１２，１３への書き込み側タイミング信号を生成する書
き込みカウンタ部、２１はＥＥＰＲＯＭ１９，２０に必
要なアドレス信号を読み出しの際は書き込みカウンタ部
２２からのアドレス信号Ａ3 を，書き込みの際はＣＰＵ
部からのアドレス信号を選択して切り替えるセレクタ
部、２３はＥＥＰＲＯＭ１９，２０に書き込み用アドレ
ス情報を与えるＣＰＵ部で、このＣＰＵ部２３は出力フ
レームの空きストットを検索し入力側の加入者信号線を
オクテット単位に割り当てて収容する制御手段を有して
いる。ここで、セレクタ部１６とセレクタ部１８および
セレクタ部２１はアドレス線を切り替える周知のセレク
タ群を構成している。１０３は外部要求である容量、ポ
ート番号情報である。（８）は８ビットのバスであるこ
とを表わす。Ｄはデータを示し、ＦＰはフレームパル
ス、ＣＫはクロックを示す。
み用アドレス情報を格納した電気的消去，再書き込み可
能な読み出し専用メモリＥＥＰＲＯＭ、２２はメモリ部
１２，１３への書き込み側タイミング信号を生成する書
き込みカウンタ部、２１はＥＥＰＲＯＭ１９，２０に必
要なアドレス信号を読み出しの際は書き込みカウンタ部
２２からのアドレス信号Ａ3 を，書き込みの際はＣＰＵ
部からのアドレス信号を選択して切り替えるセレクタ
部、２３はＥＥＰＲＯＭ１９，２０に書き込み用アドレ
ス情報を与えるＣＰＵ部で、このＣＰＵ部２３は出力フ
レームの空きストットを検索し入力側の加入者信号線を
オクテット単位に割り当てて収容する制御手段を有して
いる。ここで、セレクタ部１６とセレクタ部１８および
セレクタ部２１はアドレス線を切り替える周知のセレク
タ群を構成している。１０３は外部要求である容量、ポ
ート番号情報である。（８）は８ビットのバスであるこ
とを表わす。Ｄはデータを示し、ＦＰはフレームパル
ス、ＣＫはクロックを示す。
【０００９】つぎにこの図１に示す実施例の動作を説明
する。まず、１０１は加入者容量の異なる加入者信号線
群をあらわしている。入力された容量の異なる加入者信
号線はシリアル−パラレル変換部１０においてそれぞれ
８ビット（オクテット）のパラレル情報に変換されセレ
クタ部１１でそのうちの１加入者信号線分の書き込みカ
ウンタ部２２からのタイミング信号にしたがって選択さ
れる。ここで、書き込みカウンタ部２２は加入者信号線
群１０１の信号線に同期したクロックＣＫとフレームパ
ルスＦＰをもとに動作しメモリ部１２，１３の書き込み
側に必要な各種タイミング信号を生成している。このメ
モリ部１２とメモリ部１３は書き込み動作と読み出し動
作をそれぞれ行っており、その読み出しと書き込みの動
作状態はある周期、例えば、１フレーム単位に交番する
ことでセレクタ部１４で同様の切り替えタイミングでメ
モリ部１２，１３の出力を選択した際、データの連続性
が確保されるようにしている。パラレル−シリアル変換
部１５は時分割多重されたパラレルの出力データを元の
シリアルデータ列に戻すための変換部である。読み出し
カウンタ部１７はメモリ部１２，１３の読み出しタイミ
ング用のカウンタ部で、入力側のフレームパルスＦＰお
よびクロックＣＫに同期して動作するもので書き込みカ
ウンタ部２２と兼用することは可能である。
する。まず、１０１は加入者容量の異なる加入者信号線
群をあらわしている。入力された容量の異なる加入者信
号線はシリアル−パラレル変換部１０においてそれぞれ
８ビット（オクテット）のパラレル情報に変換されセレ
クタ部１１でそのうちの１加入者信号線分の書き込みカ
ウンタ部２２からのタイミング信号にしたがって選択さ
れる。ここで、書き込みカウンタ部２２は加入者信号線
群１０１の信号線に同期したクロックＣＫとフレームパ
ルスＦＰをもとに動作しメモリ部１２，１３の書き込み
側に必要な各種タイミング信号を生成している。このメ
モリ部１２とメモリ部１３は書き込み動作と読み出し動
作をそれぞれ行っており、その読み出しと書き込みの動
作状態はある周期、例えば、１フレーム単位に交番する
ことでセレクタ部１４で同様の切り替えタイミングでメ
モリ部１２，１３の出力を選択した際、データの連続性
が確保されるようにしている。パラレル−シリアル変換
部１５は時分割多重されたパラレルの出力データを元の
シリアルデータ列に戻すための変換部である。読み出し
カウンタ部１７はメモリ部１２，１３の読み出しタイミ
ング用のカウンタ部で、入力側のフレームパルスＦＰお
よびクロックＣＫに同期して動作するもので書き込みカ
ウンタ部２２と兼用することは可能である。
【００１０】つぎに、１９，２０は電気的消去，再書き
込みが可能な読み出し専用メモリで、メモリ部１２，１
３と同様に書き込み中と読み出し中の動作状態によりＥ
ＥＰＲＯＭ１９とＥＥＰＲＯＭ２０を切り替えて使用し
ている。そして、セレクタ部２１はこのＥＥＰＲＯＭ１
９，２０に必要なアドレス信号を読み出しの際は書き込
みカウンタ部２２からのアドレス信号Ａ3 を、書き込み
の際はＣＰＵ部２３からのアドレス信号Ａ4 を選択して
切り替えている。ここで、このＥＥＰＲＯＭ１９，２０
にはメモリ部１２，１３の書き込み用アドレス信号が格
納されておりＣＰＵ部２３によりその内容は更新される
ようになっている。セレクタ部１８ではＥＥＰＲＯＭ１
９，２０のうち読み出し状態にあるＥＥＰＲＯＭからの
アドレス信号を常時選択するように制御されている。ま
た、ＣＰＵ部２３はソフト処理によりパラレル−シリア
ル変換部１５から出力される多重後データ列１０２の状
態を管理し空きスロットを捜して入力データを埋め込む
ようにメモリ部１２，１３用のアドレスデータを作成し
ＥＥＰＲＯＭ１９，２０に書き込む動作を行う。
込みが可能な読み出し専用メモリで、メモリ部１２，１
３と同様に書き込み中と読み出し中の動作状態によりＥ
ＥＰＲＯＭ１９とＥＥＰＲＯＭ２０を切り替えて使用し
ている。そして、セレクタ部２１はこのＥＥＰＲＯＭ１
９，２０に必要なアドレス信号を読み出しの際は書き込
みカウンタ部２２からのアドレス信号Ａ3 を、書き込み
の際はＣＰＵ部２３からのアドレス信号Ａ4 を選択して
切り替えている。ここで、このＥＥＰＲＯＭ１９，２０
にはメモリ部１２，１３の書き込み用アドレス信号が格
納されておりＣＰＵ部２３によりその内容は更新される
ようになっている。セレクタ部１８ではＥＥＰＲＯＭ１
９，２０のうち読み出し状態にあるＥＥＰＲＯＭからの
アドレス信号を常時選択するように制御されている。ま
た、ＣＰＵ部２３はソフト処理によりパラレル−シリア
ル変換部１５から出力される多重後データ列１０２の状
態を管理し空きスロットを捜して入力データを埋め込む
ようにメモリ部１２，１３用のアドレスデータを作成し
ＥＥＰＲＯＭ１９，２０に書き込む動作を行う。
【００１１】図２は本発明の具体的回路例を示すブロッ
ク図である。この図２において図１と同一符号のものは
相当部分を示し、１１′は図１のセレクタ部１１に対応
する８−１セレクタ群、１２′および１３′は図１のメ
モリ部１２および１３にそれぞれ対応するＲＡＭ（Ａ，
Ｂ）、１４′は図１のセレクタ部１４に対応する２−１
セレクタ、１５′は図１のパラレル−シリアル変換部１
５に対応するＰ／Ｓ変換部である。１９′および２０′
は図１のＥＥＰＲＯＭ１９および２０にそれぞれ対応す
るＥＥＰＲＯＭである。２４は書き込み制御部、２５は
ＣＰＵ、２６はこのＣＰＵ２５用メモリで、これらはＣ
ＰＵ部２３を構成している。２７はＲＡＭ１３′用セレ
クタ、２８はＲＡＭ１２′用セレクタで、これらはセレ
クタ部１６を構成している。２９−１〜２９−８はパラ
レルデータラッチ群、３０−１〜３０−８はシリアル／
パラレル変換群（Ｓ／Ｐ変換）で、これらはシリアル−
パラレル変換部１０を構成している。３１，３２はセレ
クタで、これらはセレクタ部２１を構成している。
（３）は３ビットのバスであることを表わす。
ク図である。この図２において図１と同一符号のものは
相当部分を示し、１１′は図１のセレクタ部１１に対応
する８−１セレクタ群、１２′および１３′は図１のメ
モリ部１２および１３にそれぞれ対応するＲＡＭ（Ａ，
Ｂ）、１４′は図１のセレクタ部１４に対応する２−１
セレクタ、１５′は図１のパラレル−シリアル変換部１
５に対応するＰ／Ｓ変換部である。１９′および２０′
は図１のＥＥＰＲＯＭ１９および２０にそれぞれ対応す
るＥＥＰＲＯＭである。２４は書き込み制御部、２５は
ＣＰＵ、２６はこのＣＰＵ２５用メモリで、これらはＣ
ＰＵ部２３を構成している。２７はＲＡＭ１３′用セレ
クタ、２８はＲＡＭ１２′用セレクタで、これらはセレ
クタ部１６を構成している。２９−１〜２９−８はパラ
レルデータラッチ群、３０−１〜３０−８はシリアル／
パラレル変換群（Ｓ／Ｐ変換）で、これらはシリアル−
パラレル変換部１０を構成している。３１，３２はセレ
クタで、これらはセレクタ部２１を構成している。
（３）は３ビットのバスであることを表わす。
【００１２】図３はＣＰＵ部２３の処理を示すフローチ
ャートで、Ｆ1，Ｆ2・・・Ｆ6 はそれぞれ所定の処理を
実行するステップである。図４は出力データ列の管理メ
モリマップで、空きはすべて「０」を表わす。図５は入
力側書き込みアドレス用メモリマップで、空きは「０」
を表わす。図６は本発明の一実施例における入出力デー
タ列タイムチャートである。この図６において、１CH＝
８ビットとする。
ャートで、Ｆ1，Ｆ2・・・Ｆ6 はそれぞれ所定の処理を
実行するステップである。図４は出力データ列の管理メ
モリマップで、空きはすべて「０」を表わす。図５は入
力側書き込みアドレス用メモリマップで、空きは「０」
を表わす。図６は本発明の一実施例における入出力デー
タ列タイムチャートである。この図６において、１CH＝
８ビットとする。
【００１３】つぎに図２に示す実施例の動作を図３ない
し図６を参照して説明する。いま、加入者信号線群１０
１に相当する信号としてポート１〜ポート８の異なる加
入者のデータ列を考える。図６にこの各ポートの入力デ
ータ列と多重後データ列１０２に相当する多重後の出力
データ列のタイムチャートを示す。図４と図５はＣＰＵ
部２３でこの入出力状態を管理しているメモリマップを
示す。この情報は図２のＣＰＵ用メモリ２６内に格納さ
れている。図４は図６の出力側データ列の管理を表わし
ており、ビットの０〜７がポート１〜８に対応する。ま
たアドレスは出力側チャネルを表わし、例えば、図４の
ビット０，アドレスｎ＋３の「１」は出力データ列のＣ
Ｈ３（チャネル３のタイムスロット）にポート１の最初
のチャネルのデータが多重されていること表わしてい
る。また、図５は図６の入力側データ列にあわせて図１
のメモリ部１２，１３に書き込むアドレスを管理してい
るマップである。
し図６を参照して説明する。いま、加入者信号線群１０
１に相当する信号としてポート１〜ポート８の異なる加
入者のデータ列を考える。図６にこの各ポートの入力デ
ータ列と多重後データ列１０２に相当する多重後の出力
データ列のタイムチャートを示す。図４と図５はＣＰＵ
部２３でこの入出力状態を管理しているメモリマップを
示す。この情報は図２のＣＰＵ用メモリ２６内に格納さ
れている。図４は図６の出力側データ列の管理を表わし
ており、ビットの０〜７がポート１〜８に対応する。ま
たアドレスは出力側チャネルを表わし、例えば、図４の
ビット０，アドレスｎ＋３の「１」は出力データ列のＣ
Ｈ３（チャネル３のタイムスロット）にポート１の最初
のチャネルのデータが多重されていること表わしてい
る。また、図５は図６の入力側データ列にあわせて図１
のメモリ部１２，１３に書き込むアドレスを管理してい
るマップである。
【００１４】この実施例の場合は入力側ＣＨ１のタイム
スロットでポート１〜８のデータを順次切り替えてメモ
リ部１２，１３に書き込む方式を取っており、図５に表
わすＣＨ１用のメモリ内容は各ポートのデータの書き込
み先アドレスを示している。例えば、図５のｍ＋１の
「３」は入力側ＣＨ１のスロットのポート１のデータを
出力側のＣＨ３、すなわち、メモリ部１２，１３の３番
地に格納することを表わしている。図４のマップから図
５をＣＰＵ２５にて展開するがその際の処理フローを図
３に示す。
スロットでポート１〜８のデータを順次切り替えてメモ
リ部１２，１３に書き込む方式を取っており、図５に表
わすＣＨ１用のメモリ内容は各ポートのデータの書き込
み先アドレスを示している。例えば、図５のｍ＋１の
「３」は入力側ＣＨ１のスロットのポート１のデータを
出力側のＣＨ３、すなわち、メモリ部１２，１３の３番
地に格納することを表わしている。図４のマップから図
５をＣＰＵ２５にて展開するがその際の処理フローを図
３に示す。
【００１５】つぎに、図３を用いてＣＰＵ部の動作例を
説明する。ステップＦ1 において外部よりＣＰＵに対し
新たにあるポートの加入者の回線設定がされた場合に
は、そのポート番号と容量をステップＦ2 で認識しステ
ップＦ3 で図４のメモリマップよりオール０のアドレ
ス、すなわち、出力側の空きタイムスロットを検索しス
テップＦ4 で図４のメモリマップの該当ポートのビット
に容量分のスロットを割り当てていく。つぎにステップ
Ｆ5 で図５のメモリマップに展開する。例えば、図４の
ポート１（ビット０の位置）の空きスロットとしてｎ＋
３，＋５，＋７が割り当てられたとすると、図５にはＣ
Ｈ１用のｍ＋１，ＣＨ２用のｍ＋９，ＣＨ３用のｍ＋１
７の位置にそれぞれ３，５，７のアドレス値が格納され
る。そして、ステップＦ6 では図５のメモリマップの内
容をＥＥＰＲＯＭ１９′，２０′の何れかに書き込むこ
とでＲＡＭ１２′，１３′の書き込み側を制御すること
ができる。
説明する。ステップＦ1 において外部よりＣＰＵに対し
新たにあるポートの加入者の回線設定がされた場合に
は、そのポート番号と容量をステップＦ2 で認識しステ
ップＦ3 で図４のメモリマップよりオール０のアドレ
ス、すなわち、出力側の空きタイムスロットを検索しス
テップＦ4 で図４のメモリマップの該当ポートのビット
に容量分のスロットを割り当てていく。つぎにステップ
Ｆ5 で図５のメモリマップに展開する。例えば、図４の
ポート１（ビット０の位置）の空きスロットとしてｎ＋
３，＋５，＋７が割り当てられたとすると、図５にはＣ
Ｈ１用のｍ＋１，ＣＨ２用のｍ＋９，ＣＨ３用のｍ＋１
７の位置にそれぞれ３，５，７のアドレス値が格納され
る。そして、ステップＦ6 では図５のメモリマップの内
容をＥＥＰＲＯＭ１９′，２０′の何れかに書き込むこ
とでＲＡＭ１２′，１３′の書き込み側を制御すること
ができる。
【００１６】図７は本発明の時分割多重化方式を対向型
加入者無線システムに応用した場合の実施例を示すブロ
ック図である。この図７において、７１は本発明部、７
２はこの本発明部７１のＣＰＵ部によって制御されるデ
ータリンク送受信部、７３はフレームを示す情報を多重
する多重部で、これらは局側に備えられ、局側の送受信
機７８に接続されている。７４は加入者側の送受信機７
９に接続された加入者側のデータリンク送受信部、７５
はこの加入者側のデータリンク送受信部７４と情報の授
受を行う加入者側のＣＰＵ部、７６はこの加入者側のＣ
ＰＵ部７５の制御によって書き込みおよび読み出しが行
われるＥＥＰＲＯＭ、７７は加入者側の送受信機７９に
接続され出力をＥＥＰＲＯＭ７６に供給する検出部であ
る。
加入者無線システムに応用した場合の実施例を示すブロ
ック図である。この図７において、７１は本発明部、７
２はこの本発明部７１のＣＰＵ部によって制御されるデ
ータリンク送受信部、７３はフレームを示す情報を多重
する多重部で、これらは局側に備えられ、局側の送受信
機７８に接続されている。７４は加入者側の送受信機７
９に接続された加入者側のデータリンク送受信部、７５
はこの加入者側のデータリンク送受信部７４と情報の授
受を行う加入者側のＣＰＵ部、７６はこの加入者側のＣ
ＰＵ部７５の制御によって書き込みおよび読み出しが行
われるＥＥＰＲＯＭ、７７は加入者側の送受信機７９に
接続され出力をＥＥＰＲＯＭ７６に供給する検出部であ
る。
【００１７】つぎに動作について説明する。７１が本発
明で無線区間にデータリンク用スロットを設け局側のデ
ータリンク送受信部７２、加入者側のデータリンク送受
信部７４を介して図５のＥＥＰＲＯＭ情報を加入者側の
ＥＥＰＲＯＭ７６にも設定する。この加入者側のＥＥＰ
ＲＯＭ７６への書き込み内容および書き込み完了を本発
明部７１が確認したら多重部７３でＥＥＰＲＯＭの切り
替えフレームを示す情報を多重し検出部７７で検出しフ
レームの区切りで切り替えを行う。このようにすること
で局側で設定変更した回線設定情報にしたがって加入者
側の設定も切り替わり、運用中の加入者に影響を与えず
に加入者収容状態の変更が容易に行える。
明で無線区間にデータリンク用スロットを設け局側のデ
ータリンク送受信部７２、加入者側のデータリンク送受
信部７４を介して図５のＥＥＰＲＯＭ情報を加入者側の
ＥＥＰＲＯＭ７６にも設定する。この加入者側のＥＥＰ
ＲＯＭ７６への書き込み内容および書き込み完了を本発
明部７１が確認したら多重部７３でＥＥＰＲＯＭの切り
替えフレームを示す情報を多重し検出部７７で検出しフ
レームの区切りで切り替えを行う。このようにすること
で局側で設定変更した回線設定情報にしたがって加入者
側の設定も切り替わり、運用中の加入者に影響を与えず
に加入者収容状態の変更が容易に行える。
【００１８】
【発明の効果】以上説明したように本発明は、ＣＰＵで
多重状態を管理することで、多重データの空きタイムス
ロットを検索し新たに設定された加入者を１チャネル単
位に順次割り当てていくようにしたので、従来、加入者
またはポート毎にタイムスロットを区切るために発生す
る小容量加入者（ポート）における利用できない空きス
ロットを有効に利用することができ、収容加入者数が増
えるばかりでなく容量に関係なく時分割多重を容易に行
えるという効果がある。
多重状態を管理することで、多重データの空きタイムス
ロットを検索し新たに設定された加入者を１チャネル単
位に順次割り当てていくようにしたので、従来、加入者
またはポート毎にタイムスロットを区切るために発生す
る小容量加入者（ポート）における利用できない空きス
ロットを有効に利用することができ、収容加入者数が増
えるばかりでなく容量に関係なく時分割多重を容易に行
えるという効果がある。
【図１】本発明による時分割多重化方式の一実施例を示
すブロック図である。
すブロック図である。
【図２】本発明の具体的回路例を示すブロック図であ
る。
る。
【図３】図２におけるＣＰＵ部の処理を示すフローチャ
ートである。
ートである。
【図４】図２の動作説明に供する出力データ列の管理メ
モリマップである。
モリマップである。
【図５】図２の動作説明に供する入力側書き込みアドレ
ス用メモリマップである。
ス用メモリマップである。
【図６】本発明の一実施例における入出力データ列タイ
ムチャートである。
ムチャートである。
【図７】本発明の対向型加入者無線システムへの応用例
を示すブロック図である。
を示すブロック図である。
【図８】従来の時分割多重化方式の一例を示すブロック
図である。
図である。
【図９】図８に示す従来例の多重則を表わすタイムチャ
ートである。
ートである。
１０ シリアル−パラレル変換部 １１ セレクタ部 １２，１３ メモリ部 １４ セレクタ部 １５ パラレル−シリアル変換部 １６ セレクタ部 １７ 読み出しカウンタ部 １８ セレクタ部 １９，２０ ＥＥＰＲＯＭ ２１ セレクタ部 ２２ 書き込みカウンタ部 ２３ ＣＰＵ部
Claims (1)
- 【請求項１】 容量の異なる数種の加入者信号線を出力
フレームに多重収容する加入者系多重回路において、同
一周波数で同期のとれたシリアルの前記加入者信号線を
入力しオクテット単位にパラレル変換し保持するシリア
ル−パラレル変換部と、このシリアル−パラレル変換部
の出力から１加入者信号を選択しタイミング信号に基づ
いて順次切り替えていく第１のセレクタ部と、この第１
のセレクタ部からの出力を１フレーム以上蓄える第１お
よび第２のメモリ部と、この第１および第２のメモリ部
の出力を交互に切り替える第２のセレクタ部と、この第
２のセレクタ部のパラレル出力をシリアルにするパラレ
ル−シリアル変換部と、前記第１および第２のメモリ部
への書き込み側タイミング信号を生成する書き込みカウ
ンタ部と、前記第１および第２のメモリ部からの読み出
し側タイミング信号を生成する読み出しカウンタ部と、
前記第１および第２のメモリ部の書き込み用アドレス情
報を格納した電気的消去，再書き込み可能な第１および
第２の読み出し専用メモリと、アドレス線を切り替える
周辺のセレクタ部群と、前記電気的消去，再書き込み可
能な第１および第２の読み出し専用メモリに書き込み用
アドレス情報を与えるＣＰＵ部と、このＣＰＵ部におい
て出力フレームの空きストットを検索し入力側の前記加
入者信号線をオクテット単位に割り当てて収容する制御
手段とを備えることを特徴とする時分割多重化方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27922592A JPH06112919A (ja) | 1992-09-25 | 1992-09-25 | 時分割多重化方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27922592A JPH06112919A (ja) | 1992-09-25 | 1992-09-25 | 時分割多重化方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06112919A true JPH06112919A (ja) | 1994-04-22 |
Family
ID=17608177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27922592A Pending JPH06112919A (ja) | 1992-09-25 | 1992-09-25 | 時分割多重化方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06112919A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4816202A (en) * | 1986-10-09 | 1989-03-28 | Idemitsu Kosan Co., Ltd. | Method of melt spinning pitch |
| US8103148B2 (en) | 2007-04-11 | 2012-01-24 | Kabushiki Kaisha Toshiba | Recording apparatus and recording method |
-
1992
- 1992-09-25 JP JP27922592A patent/JPH06112919A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4816202A (en) * | 1986-10-09 | 1989-03-28 | Idemitsu Kosan Co., Ltd. | Method of melt spinning pitch |
| US8103148B2 (en) | 2007-04-11 | 2012-01-24 | Kabushiki Kaisha Toshiba | Recording apparatus and recording method |
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