JPH0774574A - 出力選択固定可能遅延回路 - Google Patents
出力選択固定可能遅延回路Info
- Publication number
- JPH0774574A JPH0774574A JP21839593A JP21839593A JPH0774574A JP H0774574 A JPH0774574 A JP H0774574A JP 21839593 A JP21839593 A JP 21839593A JP 21839593 A JP21839593 A JP 21839593A JP H0774574 A JPH0774574 A JP H0774574A
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- Japan
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- circuit
- output
- delay
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- Pending
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Abstract
(57)【要約】
【目的】 回路調整作業や組立の自動化に適した遅延回
路を実現すること。 【構成】 入力信号を段階的に遅延時間が異なる複数の
遅延信号としてパラレルに出力する多段遅延回路と、前
記複数の遅延信号を入力し、各遅延信号の外部出力状態
が制御可能な出力回路と、供給された選択信号に応じて
前記出力回路による各遅延信号の外部出力状態を制御す
る制御信号を生成する出力選択回路と、前記選択信号が
供給されたときに、前記出力選択回路にて生成された制
御信号を維持させる状態固定化回路を備える。
路を実現すること。 【構成】 入力信号を段階的に遅延時間が異なる複数の
遅延信号としてパラレルに出力する多段遅延回路と、前
記複数の遅延信号を入力し、各遅延信号の外部出力状態
が制御可能な出力回路と、供給された選択信号に応じて
前記出力回路による各遅延信号の外部出力状態を制御す
る制御信号を生成する出力選択回路と、前記選択信号が
供給されたときに、前記出力選択回路にて生成された制
御信号を維持させる状態固定化回路を備える。
Description
【０００１】
【産業上の利用分野】本発明は、タイミング調整等の回
路において電気信号を遅延させるために使用される遅延
回路に関する。
路において電気信号を遅延させるために使用される遅延
回路に関する。
【０００２】
【従来の技術】従来の遅延回路は、電気信号を入力する
入力回路と、段階的に入力信号に対する遅延信号が出力
できる遅延線と、該遅延信号を複数出力する出力回路か
ら構成されている。
入力回路と、段階的に入力信号に対する遅延信号が出力
できる遅延線と、該遅延信号を複数出力する出力回路か
ら構成されている。
【０００３】上記のように構成される従来の遅延回路
を、例えばタイミング調整回路に使用する場合、測定点
における規格値となる遅延時間をオシロスコープ等で調
べたうえで出力回路の中のいずれかの出力端子を選択
し、後段の回路とパターンもしくは配線で接続するとい
う方法が実施されている。
を、例えばタイミング調整回路に使用する場合、測定点
における規格値となる遅延時間をオシロスコープ等で調
べたうえで出力回路の中のいずれかの出力端子を選択
し、後段の回路とパターンもしくは配線で接続するとい
う方法が実施されている。
【０００４】
【発明が解決しようとする課題】上述した従来の遅延回
路を使用する際の、接続するという行為は、導体物にて
遅延線の出力端子と後段回路の入力端子を半田付け等の
人手による工法で実施されているため、回路調整作業お
よび組立作業の自動化を阻害する大きな要因となってい
る。
路を使用する際の、接続するという行為は、導体物にて
遅延線の出力端子と後段回路の入力端子を半田付け等の
人手による工法で実施されているため、回路調整作業お
よび組立作業の自動化を阻害する大きな要因となってい
る。
【０００５】本発明は上述したような従来の技術が有す
る問題点に鑑みてなされたものであって、回路調整作業
や組立の自動化に適した遅延回路を実現することを目的
とする。
る問題点に鑑みてなされたものであって、回路調整作業
や組立の自動化に適した遅延回路を実現することを目的
とする。
【０００６】
【課題を解決するための手段】本発明の出力選択固定可
能遅延回路は、入力信号を段階的に遅延時間が異なる複
数の遅延信号としてパラレルに出力する多段遅延回路
と、前記複数の遅延信号を入力し、各遅延信号の外部出
力状態が制御可能な出力回路と、供給された選択信号に
応じて前記出力回路による各遅延信号の外部出力状態を
制御する制御信号を生成する出力選択回路と、前記選択
信号が供給されたときに、前記出力選択回路にて生成さ
れた制御信号を維持させる状態固定化回路を備えること
を特徴とする。
能遅延回路は、入力信号を段階的に遅延時間が異なる複
数の遅延信号としてパラレルに出力する多段遅延回路
と、前記複数の遅延信号を入力し、各遅延信号の外部出
力状態が制御可能な出力回路と、供給された選択信号に
応じて前記出力回路による各遅延信号の外部出力状態を
制御する制御信号を生成する出力選択回路と、前記選択
信号が供給されたときに、前記出力選択回路にて生成さ
れた制御信号を維持させる状態固定化回路を備えること
を特徴とする。
【０００７】
【作用】所定の選択信号を供給することにより、多段遅
延回路により生成された複数種の遅延信号のうちの任意
のものを選択することができる。この選択状態は状態固
定化回路によって維持されるので、従来行われていた人
手による作業は、選択信号の供給ということにのみ置き
換えら、迅速に作業を行うことが可能となる。
延回路により生成された複数種の遅延信号のうちの任意
のものを選択することができる。この選択状態は状態固
定化回路によって維持されるので、従来行われていた人
手による作業は、選択信号の供給ということにのみ置き
換えら、迅速に作業を行うことが可能となる。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の遅延回路の一実施例の構
成を示すブロック図である。
て説明する。図１は、本発明の遅延回路の一実施例の構
成を示すブロック図である。
【０００９】本実施例は、入力された電気信号を段階的
に遅延時間が異なる複数の遅延信号としてパラレルに出
力する多段遅延回路１と、多段遅延回路１の出力のいず
れかを選択し、かつ、該選択状態を維持するための出力
回路２、出力選択回路３および状態固定化回路４より構
成されている。
に遅延時間が異なる複数の遅延信号としてパラレルに出
力する多段遅延回路１と、多段遅延回路１の出力のいず
れかを選択し、かつ、該選択状態を維持するための出力
回路２、出力選択回路３および状態固定化回路４より構
成されている。
【００１０】多段遅延回路１にて生成された段階的に遅
延時間が異なる複数の遅延信号は、出力回路２に出力さ
れる。
延時間が異なる複数の遅延信号は、出力回路２に出力さ
れる。
【００１１】出力選択回路３は、遅延信号を選択する選
択信号Ｓ０〜Ｓ１が入力されると、選択された遅延信号
のみを出力回路２より出力させる出力選択信号を出力回
路２へ出力する。
択信号Ｓ０〜Ｓ１が入力されると、選択された遅延信号
のみを出力回路２より出力させる出力選択信号を出力回
路２へ出力する。
【００１２】遅延信号を選択する選択信号Ｓ０〜Ｓ１
は、出力選択回路３と同時に状態固定化回路４にも出力
されており、状態固定化回路４は、出力選択回路３によ
る選択状態を維持させる。これにより、複数の遅延信号
のうち、１つが選択され固定的に外部へ出力される。
は、出力選択回路３と同時に状態固定化回路４にも出力
されており、状態固定化回路４は、出力選択回路３によ
る選択状態を維持させる。これにより、複数の遅延信号
のうち、１つが選択され固定的に外部へ出力される。
【００１３】図２は、図１の中の出力選択回路３および
状態固定化回路４の回路例である。
状態固定化回路４の回路例である。
【００１４】出力選択回路３は、選択信号Ｓ０〜Ｓ１の
それぞれを一方の入力とする３個のナンドゲート３１〜
３３と、各ナンドゲート出力を入力し、その出力状態に
応じて８出力のうちのいずれか１つをアクティブとする
セレクタ３４より構成されている。
それぞれを一方の入力とする３個のナンドゲート３１〜
３３と、各ナンドゲート出力を入力し、その出力状態に
応じて８出力のうちのいずれか１つをアクティブとする
セレクタ３４より構成されている。
【００１５】状態固定化回路４は、３個のヒューズ回路
４１〜４３より構成されるものである。各ヒューズ回路
は、選択信号Ｓ０〜Ｓ１の出力により溶断され、その出
力は上記の３個のナンドゲートの他方の入力とされてい
る。
４１〜４３より構成されるものである。各ヒューズ回路
は、選択信号Ｓ０〜Ｓ１の出力により溶断され、その出
力は上記の３個のナンドゲートの他方の入力とされてい
る。
【００１６】選択信号Ｓ０〜Ｓ１をロウレベルとするこ
とで、各ヒューズ回路４１〜４３内のヒューズ（Ｆ０）
〜（Ｆ２）が溶断され、その出力はロウレベルに固定さ
れ、ナンドゲート３１〜３３出力がハイレベルに固定さ
れる。このナンドゲートの出力状態に応じてセレクタ３
４の出力のうちのアクティブとなる出力が選択され、出
力回路２より出力される遅延信号が決定される。
とで、各ヒューズ回路４１〜４３内のヒューズ（Ｆ０）
〜（Ｆ２）が溶断され、その出力はロウレベルに固定さ
れ、ナンドゲート３１〜３３出力がハイレベルに固定さ
れる。このナンドゲートの出力状態に応じてセレクタ３
４の出力のうちのアクティブとなる出力が選択され、出
力回路２より出力される遅延信号が決定される。
【００１７】このように選択信号Ｓ０〜Ｓ１の出力内容
に応じた遅延時間の選択および該選択状態を維持するこ
とが出力選択回路３および状態固定化回路４によりなさ
れる。
に応じた遅延時間の選択および該選択状態を維持するこ
とが出力選択回路３および状態固定化回路４によりなさ
れる。
【００１８】なお、以上説明すた実施例においては、選
択される遅延信号を１つとして説明したが、複数種の遅
延信号が必要とされる場合などには、アンドゲートおよ
びヒューズ回路をを多段遅延回路の出力分設け、アンド
ゲート出力により遅延信号を選択する構成としてもよ
い。
択される遅延信号を１つとして説明したが、複数種の遅
延信号が必要とされる場合などには、アンドゲートおよ
びヒューズ回路をを多段遅延回路の出力分設け、アンド
ゲート出力により遅延信号を選択する構成としてもよ
い。
【００１９】
【発明の効果】以上、説明したように本発明は、遅延回
路を使用するタイミング調整が、外部より選択信号を供
給することのみで行われ、適切な遅延信号が選択され、
遅延信号出力が固定される。このため、回路調整作業お
よび組立作業の自動化に適したものとすることができる
効果がある。
路を使用するタイミング調整が、外部より選択信号を供
給することのみで行われ、適切な遅延信号が選択され、
遅延信号出力が固定される。このため、回路調整作業お
よび組立作業の自動化に適したものとすることができる
効果がある。
【図１】本発明の一実施例のブロック図である。
【図２】本発明の出力選択回路および状態固定化回路の
ブロック図である。
ブロック図である。
１ 多段遅延回路 ２ 出力回路 ３ 出力選択回路 ４ 状態固定化回路 ３１〜３３ アンドゲート ３４ セレクタ ４１〜４３ ヒューズ回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１月２１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
Claims (1)
- 【請求項１】 入力信号を段階的に遅延時間が異なる複
数の遅延信号としてパラレルに出力する多段遅延回路
と、 前記複数の遅延信号を入力し、各遅延信号の外部出力状
態が制御可能な出力回路と、 供給された選択信号に応じて前記出力回路による各遅延
信号の外部出力状態を制御する制御信号を生成する出力
選択回路と、 前記選択信号が供給されたときに、前記出力選択回路に
て生成された制御信号を維持させる状態固定化回路を備
えることを特徴とする出力選択固定可能遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21839593A JPH0774574A (ja) | 1993-09-02 | 1993-09-02 | 出力選択固定可能遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21839593A JPH0774574A (ja) | 1993-09-02 | 1993-09-02 | 出力選択固定可能遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0774574A true JPH0774574A (ja) | 1995-03-17 |
Family
ID=16719240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21839593A Pending JPH0774574A (ja) | 1993-09-02 | 1993-09-02 | 出力選択固定可能遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0774574A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8564527B2 (en) | 2005-10-18 | 2013-10-22 | Samsung Display Co., Ltd. | Temperature compensating arrangement for liquid crystal display |
-
1993
- 1993-09-02 JP JP21839593A patent/JPH0774574A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8564527B2 (en) | 2005-10-18 | 2013-10-22 | Samsung Display Co., Ltd. | Temperature compensating arrangement for liquid crystal display |
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