JPH0767232B2 - ディジタル形保護継電装置 - Google Patents
ディジタル形保護継電装置Info
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- JPH0767232B2 JPH0767232B2 JP62300376A JP30037687A JPH0767232B2 JP H0767232 B2 JPH0767232 B2 JP H0767232B2 JP 62300376 A JP62300376 A JP 62300376A JP 30037687 A JP30037687 A JP 30037687A JP H0767232 B2 JPH0767232 B2 JP H0767232B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は電力系統の二重母線を保護するディジタル形
保護継電装置に関するものである。
保護継電装置に関するものである。
第６図は例えば特公昭43−2986号公報に示された従来の
分割保護方式と称される二重母線保護装置の概略構成を
示す結線図であり、図において（１−１）、（１−２）
は母線、（１−３）は母線連絡線（以下母連と称す）、
（101）、（201）…（1n）、（2n）は断路器、（３−
１）…（３−ｎ）（３−Ａ）、（３−Ｂ）は変流器（以
下CTと略記する）、（４）はギャップ付入力トランス、
（101x）、（201x）、（1nx）、（2nx）はそれぞれ断路
器（101）、（201）、（1n）、（2n）の閉成時に動作す
る補助リレーの常開接点（以下単に接点と称す）、（2
6）は入力装置、（27）は整流回路、（28−１）、（28
−２）は母線保護リレーである。
分割保護方式と称される二重母線保護装置の概略構成を
示す結線図であり、図において（１−１）、（１−２）
は母線、（１−３）は母線連絡線（以下母連と称す）、
（101）、（201）…（1n）、（2n）は断路器、（３−
１）…（３−ｎ）（３−Ａ）、（３−Ｂ）は変流器（以
下CTと略記する）、（４）はギャップ付入力トランス、
（101x）、（201x）、（1nx）、（2nx）はそれぞれ断路
器（101）、（201）、（1n）、（2n）の閉成時に動作す
る補助リレーの常開接点（以下単に接点と称す）、（2
6）は入力装置、（27）は整流回路、（28−１）、（28
−２）は母線保護リレーである。
次に動作について説明する。母線（１−１）または母線
（１−２）に接続される各回線に設置されたCT（３−
１）〜（３−ｎ）および母連（１−３）に設置されたCT
（３−Ａ）、（３−Ｂ）の二次電流がそれぞれ入力装置
（26）に内蔵されたギャップ付入力トランス（４）で電
圧に変換される。ギャップ付入力トランス（４）は２次
コイルおよび３次コイルを有し、このうち、２次コイル
の出力電圧は動作量となり、３次コイルの出力電圧は整
流回路（27）で整流されて抑制量となる。そして、これ
らの出力は、断路器（101）、（201）…（1n）、（2n）
の動作状態に応じて開閉する点（101x）、（201x）…
（1nx）、（2nx）により、母線（１−１）を保護する母
線保護リレー（以下分割リレーＡと称する）（28−１）
または母線（１−２）を保護する母線保護リレー（以下
分割リレーＢと称す）（28−２）に選択される。すなわ
ち、分割リレーＡ（28−１）の動作量VDAは母線（１−
１）に接続される全回線のCTの２次電流のベクトル和に
比例した量を差動原理で導出したものであり、抑制量|V
RA|は母線（１−１）に接続される全回線のCTの２次電
流中、最大の電流に比例したものとなるように、整流回
路の出力端を並列接続して得るものである。同様に、分
割リレーＢ（28−２）の動作量VDBは母線（１−２）に
接続される全回線のCTの２次電流のベクトル和に比例し
た量を差動原理で導出したものであり、抑制量|VRB|は
母線（１−２）に接続される全回線のCTの２次電流中、
最大の電流に比例したものとなるように、整流回路の出
力端を並列接続して得るものである。分割リレーＡ（28
−１）および分割リレーＢ（28−２）は比率差動原理を
応用したもので、 |VRA|−η|VRA|Ｋまたは|VDB|−η|VRB|Ｋ （但しη、Ｋは定数） なる条件で動作するものである。
（１−２）に接続される各回線に設置されたCT（３−
１）〜（３−ｎ）および母連（１−３）に設置されたCT
（３−Ａ）、（３−Ｂ）の二次電流がそれぞれ入力装置
（26）に内蔵されたギャップ付入力トランス（４）で電
圧に変換される。ギャップ付入力トランス（４）は２次
コイルおよび３次コイルを有し、このうち、２次コイル
の出力電圧は動作量となり、３次コイルの出力電圧は整
流回路（27）で整流されて抑制量となる。そして、これ
らの出力は、断路器（101）、（201）…（1n）、（2n）
の動作状態に応じて開閉する点（101x）、（201x）…
（1nx）、（2nx）により、母線（１−１）を保護する母
線保護リレー（以下分割リレーＡと称する）（28−１）
または母線（１−２）を保護する母線保護リレー（以下
分割リレーＢと称す）（28−２）に選択される。すなわ
ち、分割リレーＡ（28−１）の動作量VDAは母線（１−
１）に接続される全回線のCTの２次電流のベクトル和に
比例した量を差動原理で導出したものであり、抑制量|V
RA|は母線（１−１）に接続される全回線のCTの２次電
流中、最大の電流に比例したものとなるように、整流回
路の出力端を並列接続して得るものである。同様に、分
割リレーＢ（28−２）の動作量VDBは母線（１−２）に
接続される全回線のCTの２次電流のベクトル和に比例し
た量を差動原理で導出したものであり、抑制量|VRB|は
母線（１−２）に接続される全回線のCTの２次電流中、
最大の電流に比例したものとなるように、整流回路の出
力端を並列接続して得るものである。分割リレーＡ（28
−１）および分割リレーＢ（28−２）は比率差動原理を
応用したもので、 |VRA|−η|VRA|Ｋまたは|VDB|−η|VRB|Ｋ （但しη、Ｋは定数） なる条件で動作するものである。
従来の分割保護方式による二重母線保護装置は以上のよ
うに構成されており、入力装置（26）の２次出力切替え
に多数の接点を必要とし、これが接触不良の要因となる
ため、これをディジタル演算しようとするものである
が、従来の考え方をそのままでディジタル化した場合、
使用接点数は減るが接点信号をディジタル信号に変換す
る回路が新たに必要となるため、この部分に不良があれ
ば差動原理が成立しなくなり、外部事故時に誤差動する
危険性が生じるなどの問題点があった。
うに構成されており、入力装置（26）の２次出力切替え
に多数の接点を必要とし、これが接触不良の要因となる
ため、これをディジタル演算しようとするものである
が、従来の考え方をそのままでディジタル化した場合、
使用接点数は減るが接点信号をディジタル信号に変換す
る回路が新たに必要となるため、この部分に不良があれ
ば差動原理が成立しなくなり、外部事故時に誤差動する
危険性が生じるなどの問題点があった。
この発明は上記のよう問題点を解消するためになされた
もので、母線選択用断路器のオン、オフ情報に誤りがあ
っても、外部事故時の誤動作を避けることのできる信頼
性の高いディジタル形母線保護継電装置を得ることを目
的とする。
もので、母線選択用断路器のオン、オフ情報に誤りがあ
っても、外部事故時の誤動作を避けることのできる信頼
性の高いディジタル形母線保護継電装置を得ることを目
的とする。
この発明に係るディジタル形保護継電装置は、断路器が
オン状態の電流データを加算して第１分割差動量を導出
すると共に、れらの電流データの絶対値を加算して第１
分割抑制量を導出し、その一方で、各母線の電流データ
を加算して一括差動量を導出すると共に、これらの電流
データの絶対値のすべてを加算して一括抑制量を導出
し、続いて、一括差動量を第１分割差動量で比例配分し
て第２分割差動量を、一括抑制量を第１分割抑制量で比
例分配して第２分割抑制量をそれぞれ導出し、この第２
分割差動量および第２分割抑制量に基いて比例差動リレ
ーの動作判定をするものである。
オン状態の電流データを加算して第１分割差動量を導出
すると共に、れらの電流データの絶対値を加算して第１
分割抑制量を導出し、その一方で、各母線の電流データ
を加算して一括差動量を導出すると共に、これらの電流
データの絶対値のすべてを加算して一括抑制量を導出
し、続いて、一括差動量を第１分割差動量で比例配分し
て第２分割差動量を、一括抑制量を第１分割抑制量で比
例分配して第２分割抑制量をそれぞれ導出し、この第２
分割差動量および第２分割抑制量に基いて比例差動リレ
ーの動作判定をするものである。
この発明においては、一括差動量を第１分割差動量で比
例配分して第２分割差動量を得ると共に、一括抑制量を
第２分割抑制量で比例配分して第２分割抑制量を得、こ
の第２分割差動量および第２分割抑制量に基いて比率差
動リレーの動作を判定しているので、各回線電流を選択
する母線断路器のオン、オフ情報に不良を生じても一括
差動量または一括抑制量が断路器条件に左右されなくな
り、これによって外部事故時に誤動作をする心配のない
高信頼度のディジタル形母線保護継電装置が得られる。
例配分して第２分割差動量を得ると共に、一括抑制量を
第２分割抑制量で比例配分して第２分割抑制量を得、こ
の第２分割差動量および第２分割抑制量に基いて比率差
動リレーの動作を判定しているので、各回線電流を選択
する母線断路器のオン、オフ情報に不良を生じても一括
差動量または一括抑制量が断路器条件に左右されなくな
り、これによって外部事故時に誤動作をする心配のない
高信頼度のディジタル形母線保護継電装置が得られる。
第２図はこの発明の一実施例の概略構成を示す結線図で
あり、図中、（４−１）〜（４−ｎ）、（４−Ａ）、
（４−Ｂ）は１次コイルがCT（３−１）〜（３−ｎ）、
（３−Ａ）、（３−Ｂ）にそれぞれ接続された入力トラ
ンス、（５）はディジタルリレー、（６）は入力トラン
ス（４−１）〜（４−ｎ）、（４−Ａ）、（４−Ｂ）の
２次コイルにそれぞれ接続されたフィルタ、（７）はこ
れらのフィルタを通して得られた出力のサンプルホール
ド器（以下S/Nと称す）、（８）はこれらS/Hの出力を選
択するマルチプレクサ（以下MPXと称す）、（９）はこ
のMPXの出力をディジタル信号に変換するA/D変換器、
（10）は前述した補助リレーの増幅接点（101x）、（20
1x）…（1nx）、（2nx）の状態信号を取込むディジタル
入力回路（以下DIと称す）、（11）はディジタル出力回
路、（12）はメモリ、（13）マイクロプロセッサ（以下
CPUと称す）である。
あり、図中、（４−１）〜（４−ｎ）、（４−Ａ）、
（４−Ｂ）は１次コイルがCT（３−１）〜（３−ｎ）、
（３−Ａ）、（３−Ｂ）にそれぞれ接続された入力トラ
ンス、（５）はディジタルリレー、（６）は入力トラン
ス（４−１）〜（４−ｎ）、（４−Ａ）、（４−Ｂ）の
２次コイルにそれぞれ接続されたフィルタ、（７）はこ
れらのフィルタを通して得られた出力のサンプルホール
ド器（以下S/Nと称す）、（８）はこれらS/Hの出力を選
択するマルチプレクサ（以下MPXと称す）、（９）はこ
のMPXの出力をディジタル信号に変換するA/D変換器、
（10）は前述した補助リレーの増幅接点（101x）、（20
1x）…（1nx）、（2nx）の状態信号を取込むディジタル
入力回路（以下DIと称す）、（11）はディジタル出力回
路、（12）はメモリ、（13）マイクロプロセッサ（以下
CPUと称す）である。
上記のように構成された本実施例の概略動作を以下に説
明する。
明する。
CT（３−１）〜（３−ｎ）、（３−Ａ）、（３−Ｂ）の
２次電流はそれぞれ入力トランス（４−１）〜（４−
ｎ）、（４−Ａ）、（４−Ｂ）によって適当な電圧に変
換され、ディジタルリレー（５）に取り込まれる。
２次電流はそれぞれ入力トランス（４−１）〜（４−
ｎ）、（４−Ａ）、（４−Ｂ）によって適当な電圧に変
換され、ディジタルリレー（５）に取り込まれる。
一方、断路器（101）、（201）…（1n）、（2n）の開閉
状態が、その補助リレー接点（101x）、（201x）…（1n
x）、（2nx）を介してやはりディジタルリレー（５）に
取り込まれる。
状態が、その補助リレー接点（101x）、（201x）…（1n
x）、（2nx）を介してやはりディジタルリレー（５）に
取り込まれる。
次に、入力トランス（４−１）〜（４−ｎ）、（４−
Ａ）、（４−Ｂ）の各２次出力はそれぞれフィルタ
（６）を介してS/H（７）に加えられ、ここで同一時
刻、一定間隔のアナログ量瞬時値がサンプリンされる。
MPX（８）は各S/H（７）の出力を順次切替えてA/D変換
器（９）に加え、A/D変換器（９）はアナログ量をディ
ジタル量に変換してメモリ（12）に記憶させる。
Ａ）、（４−Ｂ）の各２次出力はそれぞれフィルタ
（６）を介してS/H（７）に加えられ、ここで同一時
刻、一定間隔のアナログ量瞬時値がサンプリンされる。
MPX（８）は各S/H（７）の出力を順次切替えてA/D変換
器（９）に加え、A/D変換器（９）はアナログ量をディ
ジタル量に変換してメモリ（12）に記憶させる。
また、断路器の開閉状態を示す信号DI（10）より取り込
まれてメモリ（12）に記憶される。
まれてメモリ（12）に記憶される。
そこで、CPU（13）はメモリ（12）に記憶されたデータ
に基づいて電流ディジタル量の選択演算、リレーの状態
演算を行ってDO（11）より動作信号を外部に送出する。
に基づいて電流ディジタル量の選択演算、リレーの状態
演算を行ってDO（11）より動作信号を外部に送出する。
第１図はディジタルリレー（５）において行なわれる演
算原理を説明するための機能ブロック図である。同図に
おいて、入力I1〜ＩｎはそれぞれCT（３−１）〜（３−
ｎ）の２次電流瞬時値に比例したディジタル量、入力Ｉ
ＡＩＢはCT（３−Ａ）、（３−Ｂ）の２次電流瞬時値に
比例したディジタル量、入力（101x）、（201x）〜（1n
x）、（2nx）は断路器（101）、（201）〜（1n）、（2
n）の開閉状態を表わすディジタル量であり、電流入力
はA/D変換器（９）より、断路器の開閉状態信号はDI（1
0）より導され、それぞれメモリ（12）に一時記憶され
ている。以上の入力データを使用して、メモリ（12）に
永久保存されたプログラムに従がってCPU（13）で演算
処理するものである。
算原理を説明するための機能ブロック図である。同図に
おいて、入力I1〜ＩｎはそれぞれCT（３−１）〜（３−
ｎ）の２次電流瞬時値に比例したディジタル量、入力Ｉ
ＡＩＢはCT（３−Ａ）、（３−Ｂ）の２次電流瞬時値に
比例したディジタル量、入力（101x）、（201x）〜（1n
x）、（2nx）は断路器（101）、（201）〜（1n）、（2
n）の開閉状態を表わすディジタル量であり、電流入力
はA/D変換器（９）より、断路器の開閉状態信号はDI（1
0）より導され、それぞれメモリ（12）に一時記憶され
ている。以上の入力データを使用して、メモリ（12）に
永久保存されたプログラムに従がってCPU（13）で演算
処理するものである。
ここで、DS選択演算ブロック（14）は断路器開閉状態に
応じて電流入力を選択するものであり、例えば、第１図
のCT（３−１）の回線における断路器（101）が閉、断
路器（201）が開の状態であれば電流データI1は母線
（１−１）用分割リレー87A（第６図に示す従来の分割
リレーＡ（28−１）に相当）の差動量を演算する入力と
して選択され、断路器（101）が開、断路器（201）が閉
の状態であれば電流データI1は母線（１−２）用分割リ
レー87B（第６図に示す従来の分割リレーＢ（28−２）
に相当）の差動量を演算する入力として選択される。同
様に電流データI2〜Ｉｎを選択した結果の分割リレー87
A用電流データ群ＩnAが記憶ブロック（15−１）に記憶
され、分割リレー87B用電流データ群ＩnBが記憶ブロッ
ク（15−２）に記憶される。
応じて電流入力を選択するものであり、例えば、第１図
のCT（３−１）の回線における断路器（101）が閉、断
路器（201）が開の状態であれば電流データI1は母線
（１−１）用分割リレー87A（第６図に示す従来の分割
リレーＡ（28−１）に相当）の差動量を演算する入力と
して選択され、断路器（101）が開、断路器（201）が閉
の状態であれば電流データI1は母線（１−２）用分割リ
レー87B（第６図に示す従来の分割リレーＢ（28−２）
に相当）の差動量を演算する入力として選択される。同
様に電流データI2〜Ｉｎを選択した結果の分割リレー87
A用電流データ群ＩnAが記憶ブロック（15−１）に記憶
され、分割リレー87B用電流データ群ＩnBが記憶ブロッ
ク（15−２）に記憶される。
なお、母連（１−３）は母線選択をする必要がないた
め、母連を通過するCT（３−Ａ）の電流データＩＡは記
憶ブロック（15−１）に、CT（３−Ｂ）の電流データＩ
Ｂは記憶ブロック（15−２）にそのまま導入される。
め、母連を通過するCT（３−Ａ）の電流データＩＡは記
憶ブロック（15−１）に、CT（３−Ｂ）の電流データＩ
Ｂは記憶ブロック（15−２）にそのまま導入される。
次に、演算ブロック（16−１）、（16−２）は分割リレ
ー用の第１の差動量ＩDA1、ＩDB1を得るためのもので、
母線（１−１）に接続された全ての回線における各CTの
２次電流のベクトル和に比例した分割リレー87A用第１
分割差動量Ａを として記憶ブロック（15−１）の電流データ群ＩnAのす
べて加算して得ると共に、同様に分割リレー87B用第１
分割差動量Ｂを として記憶ブロック（15−２）の電流データ群ＩnBを加
算して得ている。
ー用の第１の差動量ＩDA1、ＩDB1を得るためのもので、
母線（１−１）に接続された全ての回線における各CTの
２次電流のベクトル和に比例した分割リレー87A用第１
分割差動量Ａを として記憶ブロック（15−１）の電流データ群ＩnAのす
べて加算して得ると共に、同様に分割リレー87B用第１
分割差動量Ｂを として記憶ブロック（15−２）の電流データ群ＩnBを加
算して得ている。
また、演算ブロック（21）は母連（１−３）を通過する
電流ＩＡ、ＩＢ以外の全回線の電流ベクトル合成値（以
下一括差動量ＩＤと称す）を得る演算であり、電流デー
タI1〜Ｉｎを加算して を得る。
電流ＩＡ、ＩＢ以外の全回線の電流ベクトル合成値（以
下一括差動量ＩＤと称す）を得る演算であり、電流デー
タI1〜Ｉｎを加算して を得る。
次に、演算ブロック（18−１）、（18−２）は第２分割
差動量を得る演算であり、一括差動量ＩＤを第１分割差
動量ＩDA1およびＩDB1で下式のように比例配分する。
差動量を得る演算であり、一括差動量ＩＤを第１分割差
動量ＩDA1およびＩDB1で下式のように比例配分する。
かかる補正演算を行うとにより、断路器開閉状態信号
（以下DS信号と称す）（101x）、（201x）〜（1nx）、
（2nx）のいずれかが不良となっても一括差動量ＩＤが
零である限り、第２分割差動量ＩDA2、ＩDB2を零とする
ことができる。すなわち、DS信号が不良となると当然の
ことながら外部事故時に差動原理が成立しなくなるた
め、第１分割差動量ＩDA1またはＩDB2には誤差を生じる
ことになるが、一括差動量ＩＤは零であり、分割差動量
ＩDA2、ＩDB2も零となる。なお、内部事故時にはＩＤ＝
ＩDA1＋ＩDB1の関係が成立するため、上記（１）、
（２）式は各々ＩDA2＝ＩDA1、ＩDB2＝ＩDB1となって正
確な分割差動量が得られる。
（以下DS信号と称す）（101x）、（201x）〜（1nx）、
（2nx）のいずれかが不良となっても一括差動量ＩＤが
零である限り、第２分割差動量ＩDA2、ＩDB2を零とする
ことができる。すなわち、DS信号が不良となると当然の
ことながら外部事故時に差動原理が成立しなくなるた
め、第１分割差動量ＩDA1またはＩDB2には誤差を生じる
ことになるが、一括差動量ＩＤは零であり、分割差動量
ＩDA2、ＩDB2も零となる。なお、内部事故時にはＩＤ＝
ＩDA1＋ＩDB1の関係が成立するため、上記（１）、
（２）式は各々ＩDA2＝ＩDA1、ＩDB2＝ＩDB1となって正
確な分割差動量が得られる。
次に、演算ブロック（17−１）、（17−２）は第１分割
抑制量を得るもので、このうち、演算ブロック（17−
１）は分割リレー87A用で、演算ブロック（17−２）は
分割リレー87B用である。そして、演算ブロック（17−
１）は電流データ群ＩnA（15−１）の各電流の絶対値を
加算して を得、演算ブロック（17−２）は電流データ群ＩnB（15
−２）の各電流の絶対値を加算して を得る。
抑制量を得るもので、このうち、演算ブロック（17−
１）は分割リレー87A用で、演算ブロック（17−２）は
分割リレー87B用である。そして、演算ブロック（17−
１）は電流データ群ＩnA（15−１）の各電流の絶対値を
加算して を得、演算ブロック（17−２）は電流データ群ＩnB（15
−２）の各電流の絶対値を加算して を得る。
演算ブロック（20）は一括抑制量ＩＲを得るものでDS信
号を用いないで全電流I1〜Ｉｎ、ＩＡ、ＩＢの絶対値を
加算して を得ている。
号を用いないで全電流I1〜Ｉｎ、ＩＡ、ＩＢの絶対値を
加算して を得ている。
演算ブロック（19−１）、（19−２）は第２の分割抑制
量を得るもので、一括抑制量ＩＲを第１分割抑制量Ｉ
RA1、ＩRB1で下式のように比例配分する。
量を得るもので、一括抑制量ＩＲを第１分割抑制量Ｉ
RA1、ＩRB1で下式のように比例配分する。
かかる演算によりDS信号（101x）、（201x）〜（1n
x）、（2nx）のいずれかが不良となった場合に、外部事
故発生時の分割リレー87A、87Bの誤動作を防止すること
ができる。すなわち、DS信号が不良で電流データ群（15
−１）、（15−２）のうち、DS信号条件を介する電流I1
〜Ｉｎのうちいずれかが欠落すると外部事故時に期待通
りの抑制量が得られなくなり、分割リレー87A、87Bの比
率は特性が低下する危険性が生じるため、この対策とし
てDS信号条件を介さない一括抑制量ＩＲを利用し、
（３）式、（４）式で分割抑制量の低下を防止するよう
にしたものである。
x）、（2nx）のいずれかが不良となった場合に、外部事
故発生時の分割リレー87A、87Bの誤動作を防止すること
ができる。すなわち、DS信号が不良で電流データ群（15
−１）、（15−２）のうち、DS信号条件を介する電流I1
〜Ｉｎのうちいずれかが欠落すると外部事故時に期待通
りの抑制量が得られなくなり、分割リレー87A、87Bの比
率は特性が低下する危険性が生じるため、この対策とし
てDS信号条件を介さない一括抑制量ＩＲを利用し、
（３）式、（４）式で分割抑制量の低下を防止するよう
にしたものである。
また、演算ブロック（21−１）は母線（１−１）の事故
を判別する分割リレー87Aの動作判別部であり、演算ブ
ロック（21−１）は母線（１−２）の事故を判別する分
割リレー87Bの動作判別部である。なお、その演算原理
は周知の比率差動演算を用いる。
を判別する分割リレー87Aの動作判別部であり、演算ブ
ロック（21−１）は母線（１−２）の事故を判別する分
割リレー87Bの動作判別部である。なお、その演算原理
は周知の比率差動演算を用いる。
次に、上述した保護動作を、具体的な事故例に従って説
明する。
明する。
第３図は事故点がF1である外部事故のケース、第４図は
事故点がF2である内部事故のケースをそれぞれ示し、第
１図と同一の要素には同一の符号を付している。
事故点がF2である内部事故のケースをそれぞれ示し、第
１図と同一の要素には同一の符号を付している。
このうち、第３図において、断路器（101）、（202）、
（103）は閉じており、断路器（201）、（102）、（20
3）が開いている。そして、CT（３−１）、（302）には
各々電流I1、I2が流入方向に流れ、CT（303）には電流I
3＝I1＋I2が流出方向に流れている。なお、説明の都合
上、各CTの変流比を「１」として示している。この状態
で第２図のDI（10）が不良で、例えば、断路器（103）
のディジタルデータ（103x）がオフと誤認された場合、
第１図の各ブロックの演算出力は第２図（ｂ）に示す第
１表のようになる。
（103）は閉じており、断路器（201）、（102）、（20
3）が開いている。そして、CT（３−１）、（302）には
各々電流I1、I2が流入方向に流れ、CT（303）には電流I
3＝I1＋I2が流出方向に流れている。なお、説明の都合
上、各CTの変流比を「１」として示している。この状態
で第２図のDI（10）が不良で、例えば、断路器（103）
のディジタルデータ（103x）がオフと誤認された場合、
第１図の各ブロックの演算出力は第２図（ｂ）に示す第
１表のようになる。
この第１表からも明らかなように、演算ブロック（16−
１）、（17−１）の演算結果で分割リレーの動作判別を
すれば、データ（103x）の異常時には第１差動量（Ｉ
DA1）＝第１抑制量（ＩRA1）となり、１端子流入時、す
なわち、内部事故時と同じになり、分割リレー87A（21
−１）誤動作することになる。しかし、演算ブロック
（18−１）、（19−１）で補正演算を施せば第２差動量
ＩDA2＝０となり、第２抑制量ＩRA2ＩRA1となるた
め、CTよる誤差があっても大きな抑制量が生じて誤動作
することはない。
１）、（17−１）の演算結果で分割リレーの動作判別を
すれば、データ（103x）の異常時には第１差動量（Ｉ
DA1）＝第１抑制量（ＩRA1）となり、１端子流入時、す
なわち、内部事故時と同じになり、分割リレー87A（21
−１）誤動作することになる。しかし、演算ブロック
（18−１）、（19−１）で補正演算を施せば第２差動量
ＩDA2＝０となり、第２抑制量ＩRA2ＩRA1となるた
め、CTよる誤差があっても大きな抑制量が生じて誤動作
することはない。
次に、内部事故が発生した場合を示す第４図において、
断路器（101）、（202）が閉じて、断路器（201）、（1
02）、（103）、（203）が開いている状態で、断路器
（101）のディジタルデータ（101x）が不良でオフと誤
認された場合、第１図の各ブロックの演算出力は第２図
（ｃ）に示す第２表のようになる。
断路器（101）、（202）が閉じて、断路器（201）、（1
02）、（103）、（203）が開いている状態で、断路器
（101）のディジタルデータ（101x）が不良でオフと誤
認された場合、第１図の各ブロックの演算出力は第２図
（ｃ）に示す第２表のようになる。
この第２表に示す通り、ディジタルデータ（101x）が正
常時の第２差動量Ａ、ＩDA2と２抑制量Ａ、ＩRA2の比は ＩDA2/IRA2＝I1＋I2/|I1|＋|I2|＝１ となり、通常の２端子流入と同一条件であるため分割リ
レー87A（21−１）は動作し、また、ディジタルデータ
（101x）の異常時の第２差動量Ａ、ＩDA2と第２抑制量
Ａ、ＩRA2の比は ＩDA2/IRA2＝I1＋I2/1/3|I1|＋I2|＞１ となり、分割リレー87Aは動作可能である。一方、健全
母線（１−２）側は第２差動量Ｂ、ＩDB2＝０、第２抑
制量Ｂ、ＩRB2＞2|I2|となって不動作となる。
常時の第２差動量Ａ、ＩDA2と２抑制量Ａ、ＩRA2の比は ＩDA2/IRA2＝I1＋I2/|I1|＋|I2|＝１ となり、通常の２端子流入と同一条件であるため分割リ
レー87A（21−１）は動作し、また、ディジタルデータ
（101x）の異常時の第２差動量Ａ、ＩDA2と第２抑制量
Ａ、ＩRA2の比は ＩDA2/IRA2＝I1＋I2/1/3|I1|＋I2|＞１ となり、分割リレー87Aは動作可能である。一方、健全
母線（１−２）側は第２差動量Ｂ、ＩDB2＝０、第２抑
制量Ｂ、ＩRB2＞2|I2|となって不動作となる。
なお、上記実施例では一括差動量演算ブロック（21）お
よび一括抑制量演算ブロック（20）の演算に使用する電
流データI1〜Ｉｎ、ＩＡ、ＩＢを分割差動量演算と共用
しているが、第２図（ａ）に示した入力トランス（４−
１）〜（４−ｎ）、（４−Ａ）、（４−Ｂ）、フィルタ
（６）、S/H（７）に対して、これと同じものを一括用
に別に設けてもよく、あるいは、第５図に示す如く、各
回線の一括差動量ＩＤ、一括抑制量ＩＲをそれぞれアナ
ログ信号で合成した後にディジタルリレー（５）に導入
するようにしてもよい。
よび一括抑制量演算ブロック（20）の演算に使用する電
流データI1〜Ｉｎ、ＩＡ、ＩＢを分割差動量演算と共用
しているが、第２図（ａ）に示した入力トランス（４−
１）〜（４−ｎ）、（４−Ａ）、（４−Ｂ）、フィルタ
（６）、S/H（７）に対して、これと同じものを一括用
に別に設けてもよく、あるいは、第５図に示す如く、各
回線の一括差動量ＩＤ、一括抑制量ＩＲをそれぞれアナ
ログ信号で合成した後にディジタルリレー（５）に導入
するようにしてもよい。
以上の説明によって明らかなように、この発明によれ
ば、母線選択用断路器のオン、オフ情報に不良を生じて
も外部事故で誤動作することのない高信頼度のディジタ
ル形保護継電装置が得られる。
ば、母線選択用断路器のオン、オフ情報に不良を生じて
も外部事故で誤動作することのない高信頼度のディジタ
ル形保護継電装置が得られる。
第１図はこの発明の一実施例の主要部の演算を示す機能
ブロック図、第２図（ａ）は同実施例の概略構成を示す
結線図、第２図（ｂ）、（ｃ）は各演算ブロックの演算
出力表、第３図および第４図は同実施例の具体的動作を
説明するための電力系統図、第５図はこの発明の他の実
施例の概略構成を示す結線図、第６図は従来の二重母線
保護装置の概略構成を示す結線図である。 （１−１）、（１−２）：母線、 （１−３）：母線間連絡線、 （３−１）〜（３−ｎ）、（３−Ａ）、（３−Ｂ）：変
流器、 （５）：ディジタルリレー、 （７）：サンプルホールド器、 （８）：マルチプレクサ、 （９）:A/D変換器、 （10）：ディジタル入力回路、 （11）：ディジタル出力回路、 （14）：選択演算ブロック、 （15−１）、（15−２）：記憶ブロック、 （16−１）、（16−２）〜（21−１）、（21−２）：演
算ブロック なお、各図中、同一符号は同一または相当部分を示す。
ブロック図、第２図（ａ）は同実施例の概略構成を示す
結線図、第２図（ｂ）、（ｃ）は各演算ブロックの演算
出力表、第３図および第４図は同実施例の具体的動作を
説明するための電力系統図、第５図はこの発明の他の実
施例の概略構成を示す結線図、第６図は従来の二重母線
保護装置の概略構成を示す結線図である。 （１−１）、（１−２）：母線、 （１−３）：母線間連絡線、 （３−１）〜（３−ｎ）、（３−Ａ）、（３−Ｂ）：変
流器、 （５）：ディジタルリレー、 （７）：サンプルホールド器、 （８）：マルチプレクサ、 （９）:A/D変換器、 （10）：ディジタル入力回路、 （11）：ディジタル出力回路、 （14）：選択演算ブロック、 （15−１）、（15−２）：記憶ブロック、 （16−１）、（16−２）〜（21−１）、（21−２）：演
算ブロック なお、各図中、同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】二重母線に接続された各回線および母線間
連絡線に設置された変流器の二次電流をそれぞれ同一時
刻でサンプリングし、ディジタル量に変換した第１の電
流データと、前記各回線を母線選択する断路器の開閉状
態をそれぞれディジタル量に変換した断路器オン、オフ
データとを入力するディジタル形保護継電装置におい
て、前記第１の電流データを前記断路器オン、オフデー
タのオン状態に応じて各母線単位に選択した結果を加算
して第１分割差動量を導出する手段と、前記各母線単位
に選択した結果の各電流データの絶対値を演算し、これ
らの絶対値を加算して各母線単位の第１分割抑制量を導
出する手段と、前記第１の電流データをすべて加算して
一括差動量を導出する手段と、前記第１の電流データの
絶対値をすべて加算して一括抑制量を導出する手段と、
前記一括差動量を各母線単位の前記第１分割差動量で比
例配分して各母線単位の第２分割差動量を導出する手段
と、前記一括抑制量を前記母線単位の第１分割抑制量で
比例配分して各母線単位の第２分割抑制量を導出する手
段と、前記第２分割差動量および第２分割抑制量に基づ
いて各母線単位で比率差動リレーの動作判定をする手段
とを備えたことを特徴とするディジタル形保護継電装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62300376A JPH0767232B2 (ja) | 1987-11-28 | 1987-11-28 | ディジタル形保護継電装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62300376A JPH0767232B2 (ja) | 1987-11-28 | 1987-11-28 | ディジタル形保護継電装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01144318A JPH01144318A (ja) | 1989-06-06 |
| JPH0767232B2 true JPH0767232B2 (ja) | 1995-07-19 |
Family
ID=17884037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62300376A Expired - Lifetime JPH0767232B2 (ja) | 1987-11-28 | 1987-11-28 | ディジタル形保護継電装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0767232B2 (ja) |
-
1987
- 1987-11-28 JP JP62300376A patent/JPH0767232B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01144318A (ja) | 1989-06-06 |
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