JPH0766672B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、情報処理のためのプログラムが格納されるROM（リ
ード・オンリー・メモリ）がEPROMにより構成された１
チップのマイクロコンピュータに利用して有効な技術に
関するものである。

〔背景技術〕

１チップのマイクロコンピュータにあっては、内蔵のRO
Mに書込まれたプログラムに従って所定の情報処理を行
うものである。本願発明者等にあっては、この発明に先
立って上記内蔵ROMとしてEPROM（エレクトリカリ・プロ
グラマブル・リード・オンリー・メモリ）を利用するこ
とを考えた。このようにEPROMを用いることによって、
ユーザーが希望する情報処理機能を持った１チップのマ
イクロコンピュータを逸早く提供できるとともに量産性
の向上を図ることができるものとなる。すなわち、上記
内蔵ROMとしてマスク型ROMを用いると、そのプログラム
書き込みのための各種マスクの製造、及びそのマスクを
用いた集積回路の製造に時間を費やしてしまうからであ
る。

一方、EPROM装置にあっては、製品名コード等を記憶さ
せておいて、書き込み装置（ライター）により、その書
き込みの動作に先立ってそれを自動認識させることが考
えられる。この場合、EPROM装置にあっては、紫外線照
射等による消去動作が行われるものであるので、上記製
品名コード等の情報は、上記消去動作によっては消去で
きないマスク型ROM等を用いる必要がある。

本願発明者等は、上記１チップマイクロコンピュータに
内蔵されるEPROMあっては、等価的にマスク型ROMと同様
に扱うため、その消去動作を不能にしてしまうことに着
目し、先にEPROMの一部に製品コード等を記憶させるこ
とを考えた。この場合、製品コード情報を格納されたメ
モリ部を選択するために、特定の外部端子（アドレス端
子）を電源電圧以上に高くして、その選択信号を形成す
るものとした。このような外部端子からの高い電圧を検
出するため、高いしきい値電圧と高い抵抗値を持つ素子
が必要となり、例えばフィールド酸化膜上に形成された
ポリシリコン層を利用して、ソース及びドレインとチャ
ンネル領域が構成されるMOSFETを用いことを検討した。
しかしながら、上記ポリシリコン層を利用して形成され
るMOSFETは、そのプロセスバラツキが比較的大きいこと
等によって、半導体集積回路装置の直流試験、すなわ
ち、外部端子に上限の電源電圧のような比較的高い電圧
を供給した状態において、約１μＡ程度の比較的大きな
リーク電流が流れてしまう場合が生じた。これにより、
所望の入力リーク電流値の許容値を満足しなくなり、結
果として製品歩留りを悪化させる原因となることが判明
した。

なお、１チップのマイクロコンピュータに関しては、例
えば（株）日立製作所昭和58年９月発行の『日立マイク
ロコンピュータデータブック ８ビットシングルチッ
プ』があり、EPROM装置に関しては、例えば特開昭54−1
52933号がある。

〔発明の目的〕

この発明の目的は、入力リーク電流の発生を抑え高電圧
検出回路を含む半導体集積回路装置を提供することにあ
る。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。すなわち、メ
モリ回路の一部に記憶された情報の読み出しのために設
けられ、特定の外部端子から供給された電源電圧以上の
高い電圧を受けて高い抵抗値のもとにオン状態にされる
MOSFETを含む電圧検出回路に、上記メモリ回路の動作モ
ード信号によってオン状態にされるスイッチMOSFETを設
けるものである。

〔実施例〕

第１図には、この発明が適用された１チップマイクロコ
ンピュータの一実施例のブロック図が示されている。

同図において、破線で囲まれた部分は集積回路LSIであ
り、ここに形成された各回路ブロックは、全体として１
チップマイクロコンピュータを構成しており、公知の半
導体集積回路の製造技術によってシリコンのような１子
の半導体基板上において形成される。

記号CPUで示されているのは、マイクロプロセッサであ
り、その主要構成ブロックが代表として例示的に示され
ている。

Ａはアキュムレータ、Ｘはインデックスレジスタ、CCは
コンディションコードレジスタ、SPはスタックポイン
タ、PCH,PCLはプログラムカウンタ、CPU−CONTはCPUコ
ントローラ、ALUは算術論理演算ユニットである。

このようなマイクロプロセッサCPUの構成は、例えば、
（株）オーム社から昭和53年４月10に発行された『マイ
クロコンピュータの基礎』矢田光治著によって公知であ
るので、その詳細な説明を省略する。

記号I/Oで示されているのは、入出力ポートであり、そ
の内部にデータ伝送方向レジスタを含んでいる。また、
記号Ｉで示されているのは、入力専用ポートである。

記号OSCで示されているのは、発振回路であり、特に制
限されないが、外付される水晶振動子Xtalを利用して高
精度の基準周波数信号を形成する。この基準周波数信号
により、マイクロプロセッサCPUにおいて必要とされる
クロックパルスが形成される。また、上記基準周波数信
号は、タイマーの基準時間パルスとしても用いられる。
このタイマーは、カウンタCOUT、プリスケールPR及びコ
ントローラCONTとによって構成される。

記号RAMで示されているのは、ランダム・アクセス・メ
モリであり、主として一時データの記憶回路として用い
られる。

記号EPROMで示されているのは、エレクトリカリ・プロ
グラマブル・リード・オンリー・メモリであり、各種情
報処理のためのプログラムが書込まれる。

以上の各回路ブロックは、マイクロプロセッサCPUを中
心としバスBUSによって相互に接続されている。このバ
スBUSには、データバスとアドレスバスとが含まれるも
のである。なお、上記バスBUSの内、アドレスバスADD
は、外部端子に結合されている。

この実施例のマイクロコンピュータにおいては、上記EP
ROMを用いることから、その書き込み等の制御回路WCON
が設けられる。特に制限されないが、この制御回路WCON
は、外部端子Vppから供給された電圧レベルを識別し
て、書き込み／読み出し動作モードの制御や、その書き
込み高電圧を上記EPROMに供給する。例えば、外部端子V
ppから内部電源電圧Vccのような比較的低い電圧（5V）
又は回路の接地電位が供給されると、内蔵の電圧レベル
検出回路によってロウレベルの識別信号が形成される。
このロウレベルの信号は、例えば、CPUによってEPROMが
選択された時に読み出し動作モードにするために利用さ
れる。一方、外部端子VppからEPROMの書き込み用の高電
圧（例えば約12V）が供給されると、上記電圧レベル検
出回路によってハイレベルの識別信号が形成される。こ
のハイレベルの信号は、例えば、EPROMのデータ入力バ
ッファを動作状態にするとともに、データバスから供給
された情報に従い、上記高電圧Vppを利用して形成され
た論理“0"の書き込み高レベル信号を加工形成して、選
択されたメモリセル（FAMOSトランジスタ）に論理“0"
の書き込みを行う。なお、この時には、EPROMには外部
からアドレス信号が直接供給されるものである。なお、
上記電圧レベル検出回路は、後述する第３図に示すよう
な回路によって実現される。

また、この実施例の集積回路LSIは、例えば、その全体
がプラクチックパッケージにより封止される。したがっ
て、内蔵のEPROMは消去不能にされる。

第２図には、上記EPROMの一実施例のブロック図が示さ
れている。

メモリアレイＭ−ARYは、FAMOSトランジスタがマリトリ
ックス配置されて構成される。これらのFAMOSトランジ
スタのコントロールゲートは対応するワード線に結合さ
れ、ドレイン電極は対応するデータ線（又はビット線）
に結合される。この実施例では、同図に点線で示したよ
うにメモリアレイＭ−ARYの一部（Ｍ−ARY′）に製品名
等のコード情報の格納エリアが設けられる。上記メモリ
アレイＭ−ARYのワード線は、ＸアドレスデコーダＸ−D
CRによって選択される。上記メモリアレイＭ−ARYのデ
ータ線（又はビット線）は、ＹアドレスデコーダＹ−DC
Rによって選択される。すなわち、データ線の選択は、
上記Ｙ−DCRによって形成された選択信号によってオン
状態にされるカラムスイッチMOSFETによりデータ線と共
通データ線とが接続される。上記アドレスデコーダＸ−
DCR,Y−DCRは、アドレスバスADDから供給されるアドレ
ス信号を受けて、上記メモリセルの選択信号を形成す
る。この場合、特に制限されないが、アドレスデコーダ
Ｘ−DCRのうち、上記メモリアレイＭ−ARY′の選択信号
を形成する回路は、例えば、第３図を参照して後述する
ように、外部から供給される特定のアドレス信号を約12
Vのような高電圧を検出した時、上記メモリアレイＭ−A
RY′を選択する選択信号を形成する。このようにするた
め、メモリアレイＭ−ARY′は、特に制限されないが、
１つのワード線が割り当てられている。これにより、マ
イクロプロセッサCPUから見たアドレス空間には、上記
メモリアレイＭ−ARY′は含まれない。また、メモリア
レイＭ−ARY′として１つのワード線を割り当てた時に
は比較的多くのメモリセルを結合させることができるか
ら、上記コード情報の他に、多くの空きビットが形成で
きる。この空きビットは、書き込みテスト用のエリアと
して利用することもできる。

上記共通データ線は、入出力回路I/Oを介してデータバ
スDATに接続される。例えば、上述のような読み出し動
作ならば、出力回路が動作状態になって、共通データ線
の信号をデータバスDATに伝達する。また、書き込み動
作ならば、前記制御信号によって入力回路が動作状態に
されるとともに、データバスの信号が論理“0"ならそれ
を高電圧Vppを利用してレベル変換して共通データ線に
伝える。

この実施例の１チップのマイクロコンピュータにあって
は、特に制限されないが、半導体集積回路装置の組立完
了後の最終検査工程において、そのコード情報が書き込
まれる。これにより、以後の製品管理を容易にするもの
である。

第３図には、上記メモリアレイＭ−ARY′の選択信号を
形成する高電圧検出回路の一実施例の回路図が示されて
いる。

特定のアドレス端子Aiは、Ｐチャンネル型のMOSFET Q1
のソースに接続される。このMOSFET Q1は、例えば半導
体基板上のフィード酸化膜上に形成されたポリシリコン
層を利用して、そのソース，ドレイン及びチャンネル領
域が形成される。すなわち、上記ポリシリコン層にチャ
ンネル領域となる部分を挟んで比較的高い濃度にp⁺型不
純物をドープして、ソースとドレイン領域を形成する。
上記ソースとドレインとの間のチャンネル領域上に、薄
い厚さのゲート絶縁膜を介してゲート電極が形成される
ことによって、MOSFET Q1が構成される。上記ゲート電
極は、定常的に回路の接地電位点に接続される。なお、
上記フィールド酸化膜の下にウェル領域を形成して、こ
のウェル領域に上記ゲート電極と同じ回路の接地電位を
供給するものとしてもよい。これにより、MOSFET Q1の
ゲートとソースとの間には、上記アドレス端子Aiから供
給される電圧が供給されることになる。なお、上記のよ
うに、絶縁膜上に形成されたポリシリコン層を利用して
高電圧を検出するためのMOSFET Q1を構成するものであ
るので、上記のような電源電圧Vcc以上の高い電圧を供
給しても、半導体基板や、ウェル領域との電気的な分離
が行われるているため、CMOS集積回路におけるラッチア
ップが生じる虞れが無い。

上記MOSFET Q1のドレインには、特に制限されないが、
ダイオード形態にされたＮチャンネルMOSFET Q2とQ3が
設けられる。これらのMOSFET Q2とQ3は、レベルシフト
用のMOSFETであり、上記MOSFET Q1による約8Vのような
しきい値電圧による判定レベルを約10Vのような判定レ
ベルに高くするものである。上記MOSFET Q3には、上記M
OSFET Q1に対する負荷手段としてのＰチャンネルMOSFET
Q4が接続される。このMOSFET Q4のゲートは、定常的に
回路の接地電位が供給されることによって抵抗素子とし
て作用する。上記MOSFET Q1〜Q4からなる直列回路にお
けるリーク電流電流の発生を防止するため、上記MOSFET
Q4と回路の接地電位との間には、Ｎチャンネル型のス
イッチMOSFET Q5が設けられる。このMOSFET Q5のゲート
にはEPROMの動作モード信号EPMが供給される。MOSFET Q
5は、上記MOSFET Q4に比べて、そのコンダクタンスが大
きく設定される。

上記MOSFET Q4とQ3の接続点から電圧検出信号が出力さ
れる。この実施例では、スイッチMOSFET Q5がオフ状態
であって、アドレス端子Aiのレベルが比較的低いとき、
上記検出信号がフローティング状態にされてしまうのを
防止するため、上記検出信号は、上記動作モード信号EP
Mによって制御されるアンド（AND）ゲート回路Ｇを介し
て出力される。このゲート回路Ｇの出力信号SCは、上記
メモリアレイＭ−ARY′の選択信号を形成する。

なお、上記書き込み高電圧Vppも、上記同様な電圧検出
回路が利用される。すなわち、上記アドレス端子Aiに代
え、Vpp端子に上記同様な電圧検出回路が接続される。

この実施例回路におけるレベル判定動作は、次の通りで
ある。

EPROMの動作モード状態においては、上記動作モード信
号EPMがハイレベルにされる。これにより、MOSFET Q5は
オン状態にされる。このようなEPROMの動作状態におい
て、外部端子Aiを約5Vのような電源電圧以上の高い約12
Vにすると、MOSFET Q1がオン状態にされる。これによ
り、MOSFET Q4とMOSFET Q1とのコンダクタンス比に応じ
て、MOSFET Q4のソースから得られる出力信号がアンド
ゲート回路Ｇのロジックスレッショルド電圧より高い電
圧にされる。これにより、アンドゲート回路Ｇの出力信
号SCがハイレベルにされ、メモリアレイＭ−ARY′のワ
ード線が選択状態にされ、それにより選択されたメモリ
セルに記憶されたコード情報等の読み出し動作が行われ
る。上記外部端子Aiが上記電源電圧Vccのような比較的
低い電位、又は回路の接地電位のようなロウレベルな
ら、MOSFET Q1がオフ状態にされる。これにより、MOSFE
T Q4のソース電位は、回路の接地電位のようなロウレベ
ルにされる。これにより、アンドゲート回路Ｇの出力信
号SCはロウレベルにされる。したがって、この場合に
は、上記メモリアレイＭ−ARY′は非選択状態にされ、
これに代わってメモリアレイＭ−ARYに対する書き込み
又は読み出し動作が行われる。

マイクロコンピュータ側の動作モード状態にあっては、
上記制御信号EPMはロウレベルにされる。これに応じてM
OSFET Q5はオフ状態にされる。したがって、上記外部端
子Aiに供給される電圧やMOSFET Q1のプロセスバラツキ
に無関係に、外部端子Aiに流れる入力リーク電流の発生
を防止することができる。すなわち、前記直流試験にお
いては、内部回路が非動作状態にされる。したがって、
上記制御信号EPMがロウレベルにされ、外部端子Aiに最
大許容電圧を供給してもリーク電流が発生することがな
い。この場合には、MOSFET Q1とQ5が共にオフ状態にさ
れることによって、MOSFET Q4のソースから得られる出
力信号はフローティング状態にされるが、上記制御信号
EPMのロウレベルによって、アンドゲート回路Ｇの出力
信号SCはロウレベルにされる。このことは、書き込み用
の高電圧Vppの供給の有無を検出する電圧検出回路にあ
っても同様である。

〔効 果〕

（１）外部端子から供給された電源電圧以上の高い電圧
を検出する回路として、その動作モード信号によりスイ
ッチ制御されるスイッチMOSFETを直列に接続することに
よって、外部端子から流れ込むリーク電流の発生を防止
することができるという効果が得られる。

（２）外部端子から供給される電源電圧以上の高い電位
を検出する素子として、絶縁膜上に形成されたポリシリ
コン層を利用して構成されたMOSFETを利用することによ
り、比較的高いしきい値電圧で比較的大きな抵抗値のMO
SFETを構成することができるとともに、上記高い電圧が
供給される外部端子と半導体基板やウェル領域及びそこ
に形成されるソース、ドレイン領域とが電気的に分離で
き、ラッチアップに対する格別な配慮が不用にできると
いう効果が得られる。

（３）コード情報をEPROMに書き込むものであるので、
マスク型ROMを用いる場合のようにコード情報を書き込
むための特別な製造プロセスが不要になるという効果が
得られる。

以上本発明者によってなされた発明の実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図におい
て、EPROMに代えてマスク型ROMにプログラムと製品コー
ド等のコード情報を記憶させるものとしてもよい。ま
た、第２図において、コード情報を記憶させるメモリア
レイＭ−ARY′は、必ずしもプログラムを格納するEPROM
に隣接して設ける必要はない。さらに、高電圧検出回路
は、上記コード情報の読み出し動作を行うもの、EPROM
の書き込み高電圧の供給の有無を識別するものの他、特
定の外部端子に電源電圧以上の高いレベルを供給するこ
とによって多重入力機能を持たせる入力回路に広く利用
できる。また、各回路ブロックの具体的回路は、上記同
様な動作を行うものであれば何であってもよい。また、
メモリ回路に記憶される情報は、上記コード情報以外の
情報であってもよい。

〔利用分野〕

以上の説明では主として本願発明をその背景となったEP
ROM内蔵の１チップマイクロコンピュータに適用した場
合を説明したが、この発明はこれに限定されるものでな
く、１つの入力端子に通常の信号レベルと、それより高
いレベルの信号を供給して、２つの入力機能を持たせる
ようにした半導体集積回路装置に広く利用できるもので
ある。

【図面の簡単な説明】

第１図は、この発明が適用された１チップマイクロコン
ピュータの一実施例を示すブロック図、 第２図は、そのEPROMの一実施例を示すブロック図 第３図は、その高電圧検出回路の一実施例を示す回路図
である。 CPU……マイクロプロセッサ、CPU−CONT……CPUコント
ローラ、ALU……算術論理演算ユニット、Ａ……アキュ
ムレータ、Ｘ……インデックスレジスタ、CC……コンデ
ィションコードレジスタ、SP……スタックポインタ、PC
H,PCL……プログラムカウンタ、RAM……ランダ・アクセ
ス・メモリ、EPROM……エレクトリカリ・プログラマブ
ル・リード・オンリー・メモリ、I/O……入出力ポー
ト、Ｉ……入力専用ポート、OSC……発振回路、COUT…
…カウンタ、CONT……コントローラ、PR……プリスケー
ラ、BUS……バス、WCON……制御回路、Ｍ−ARY,M−AR
Y′……メモリアレイ、Ｘ−DCR……Ｘアドレスデコー
ダ、Ｙ−DCR……Ｙアドレスデコーダ、I/O……入出力回
路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ▲榊▼原 泰裕 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (56)参考文献 特開 昭59−135699（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】半導体表面の絶縁膜上に形成されたポリシ
   リコン層にソース，ドレイン及びチャンネル領域が形成
   されてなり、ゲートに定常的に回路の接地電位が供給さ
   れ、ソースが特定の動作モードのときに電源電圧以上の
   高電圧が選択的に供給される外部端子に接続されたＰチ
   ャンネル型の第１のMOSFETと、 上記第１のMOSFETのドレインに一端が接続され、レベル
   シフト動作を行うダイオード形態の１ないし複数のMOSF
   ETと、 上記ダイオード形態の１ないし複数のMOSFETの他端にソ
   ースが接続され、ゲートに定常的に回路の接地電位が供
   給されたＰチャンネル型の第２のMOSFETと、 上記第２のMOSFETのドレインと回路の接地電位との間に
   設けられ、上記特定の動作モードのときにハイレベルに
   される制御信号によってオン状態にされるＮチャンネル
   型の第３のMOSFETとからなり、 上記第１のMOSFETのオン抵抗値と第２のMOSFETのオン抵
   抗値を所望の比に設定し、かつ上記第３のMOSFETのオン
   抵抗値を上記第１のMOSFETと第２のMOSFETのオン抵抗値
   に比べて十分小さく設定して上記外部端子に高電圧が印
   加された状態ではハイレベルとみなされ、それ以外では
   ロウレベルとみなされるような信号を上記第２のMOSFET
   のソースから出力させるとともに、かかる第２のMOSFET
   のソース出力信号と上記制御信号とを論理積ゲート回路
   を通して取り込むようにした高電圧検出回路を含むこと
   を特徴とする半導体集積回路装置。