JPH0764899A - メモリアクセス装置 - Google Patents
メモリアクセス装置Info
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- JPH0764899A JPH0764899A JP24068293A JP24068293A JPH0764899A JP H0764899 A JPH0764899 A JP H0764899A JP 24068293 A JP24068293 A JP 24068293A JP 24068293 A JP24068293 A JP 24068293A JP H0764899 A JPH0764899 A JP H0764899A
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- memory
- bus
- processor
- selector
- processors
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Abstract
(57)【要約】
【目的】バスサイクルタイムの無駄な時間をなくし、メ
モリの最小メモリアクセスタイムに近い値でメモリバス
の切替えを行うようにする。 【構成】共通メモリバス（Ｂ0 ）に接続されたメモリ
（１）と、このメモリバスに交互に接続され、メモリに
データを書き込み／読出す第一、第二のプロセッサ
（２、３）と、メモリバスと前記プロセッサを選択切替
え接続するセレクタ（４）及びこのセレクタの切替え動
作を制御する制御回路（６）を有する。前記プロセッサ
の各々のバスサイクル（Ａt 、Ｂt ）の少なくとも一部
の期間を重畳させ、更に各々のバスサイクル（Ａt 、Ｂ
t)期間中に生ずる、アクセスされるメモリの最小メモリ
アクセスタイム（Ｃt ）を含む期間に前記プロセッサの
各々をメモリバスに切替接続するように前記セレクタを
制御する。
モリの最小メモリアクセスタイムに近い値でメモリバス
の切替えを行うようにする。 【構成】共通メモリバス（Ｂ0 ）に接続されたメモリ
（１）と、このメモリバスに交互に接続され、メモリに
データを書き込み／読出す第一、第二のプロセッサ
（２、３）と、メモリバスと前記プロセッサを選択切替
え接続するセレクタ（４）及びこのセレクタの切替え動
作を制御する制御回路（６）を有する。前記プロセッサ
の各々のバスサイクル（Ａt 、Ｂt ）の少なくとも一部
の期間を重畳させ、更に各々のバスサイクル（Ａt 、Ｂ
t)期間中に生ずる、アクセスされるメモリの最小メモリ
アクセスタイム（Ｃt ）を含む期間に前記プロセッサの
各々をメモリバスに切替接続するように前記セレクタを
制御する。
Description
【０００１】
【産業上の利用分野】本発明は、メモリアクセス装置、
特にメモリにアクセスする第一及び第二のプロセッサを
当該メモリバスに切替え接続する装置に関する。
特にメモリにアクセスする第一及び第二のプロセッサを
当該メモリバスに切替え接続する装置に関する。
【０００２】
【従来例】図３は、従来のメモリアクセス装置の概念構
成図であり、図４は、その動作タイムチャートである。
成図であり、図４は、その動作タイムチャートである。
【０００３】図３において、１はメモリ、２、３は、第
一、第二のプロセッサである。４は、セレクタであり、
第一及び第二のプロセッサ２、３と接続されるそれぞれ
のプセッサバスＢ1 、Ｂ2 を切り換えて、共通メモリバ
スＢ0 に接続する。
一、第二のプロセッサである。４は、セレクタであり、
第一及び第二のプロセッサ２、３と接続されるそれぞれ
のプセッサバスＢ1 、Ｂ2 を切り換えて、共通メモリバ
スＢ0 に接続する。
【０００４】５は、デコーダであり、読出／書込信号
（Ｒ／Ｗ）をデコードして、メモリ１を構成する複数の
半導体チップの一つを選択するチップ選択信号（Ｃ
Ｓ）、読出制御信号（ＯＥ）及び書込制御信号（ＷＥ）
を出力する。
（Ｒ／Ｗ）をデコードして、メモリ１を構成する複数の
半導体チップの一つを選択するチップ選択信号（Ｃ
Ｓ）、読出制御信号（ＯＥ）及び書込制御信号（ＷＥ）
を出力する。
【０００５】６は、制御回路であり、プロセッサ２、３
からの共通メモリバスＢ0 占有要求ＲｅｑＡ、ＲｅｑＢ
に基づきセレクタ４の切替えを制御する回路である。
からの共通メモリバスＢ0 占有要求ＲｅｑＡ、ＲｅｑＢ
に基づきセレクタ４の切替えを制御する回路である。
【０００６】以上のごとく構成された従来のメモリアク
セス装置の動作は、図４のタイムチャートにより次のよ
うに説明される。
セス装置の動作は、図４のタイムチャートにより次のよ
うに説明される。
【０００７】図４（１）、（２）は、それぞれプロセッ
サＡ及びＢのバスサイクルＡt 、Ｂt である。このバス
サイクル期間は、プロセッサＡ及びＢそれぞれにしたが
って決められる。
サＡ及びＢのバスサイクルＡt 、Ｂt である。このバス
サイクル期間は、プロセッサＡ及びＢそれぞれにしたが
って決められる。
【０００８】図４（３）、（４）は、それぞれプロセッ
サＡ、プロセッサＢからの共通メモリバスＢ0 の占有を
要求する要求信号ＲｅｑＡ、ＲｅｑＢである。これら要
求信号ＲｅｑＡ、ＲｅｑＢは、それぞれプロセッサＡ及
びＢのバスサイクルＡt 、Ｂt に先立って送出される。
サＡ、プロセッサＢからの共通メモリバスＢ0 の占有を
要求する要求信号ＲｅｑＡ、ＲｅｑＢである。これら要
求信号ＲｅｑＡ、ＲｅｑＢは、それぞれプロセッサＡ及
びＢのバスサイクルＡt 、Ｂt に先立って送出される。
【０００９】図４（５）、（６）は、ウエイト（ＷＡＩ
Ｔ）信号である。一のプロセッサに共通メモリバスＢ0
を占有させている期間、他のプロセッサに対し、共通メ
モリバスＢ0 の占有の要求信号に対し、要求信号を拒否
するウエイト（ＷＡＩＴ）信号が返送される。
Ｔ）信号である。一のプロセッサに共通メモリバスＢ0
を占有させている期間、他のプロセッサに対し、共通メ
モリバスＢ0 の占有の要求信号に対し、要求信号を拒否
するウエイト（ＷＡＩＴ）信号が返送される。
【００１０】図４（７）、（８）は、メモリ１における
読出／書込処理が終了した時点であって、バスサイクル
の終了時に制御回路６から対応するメモリに対して、送
られる応答信号ＡｃｋＡ及びＡｃｋＢである。
読出／書込処理が終了した時点であって、バスサイクル
の終了時に制御回路６から対応するメモリに対して、送
られる応答信号ＡｃｋＡ及びＡｃｋＢである。
【００１１】図４（９）は、セレクタ４の切替え制御信
号である。即ち、制御回路６が応答信号ＡｃｋＡ及びＡ
ｃｋＢを対応するプロセッサに送ると、それまで共通メ
モリバスＢ0 に接続さていたプロセッサバスを他方のプ
ロセッサバスに切替え接続が行われる。
号である。即ち、制御回路６が応答信号ＡｃｋＡ及びＡ
ｃｋＢを対応するプロセッサに送ると、それまで共通メ
モリバスＢ0 に接続さていたプロセッサバスを他方のプ
ロセッサバスに切替え接続が行われる。
【００１２】図４（１）乃至（９）の関係から共通メモ
リバスＢ0 を占有するプロセッサは図４（１０）の如く
になる。更に図４（１１）は、バスサイクルＡt 、Ｂt
とメモリサイクルＣt の関係を示す図である。Ｃt は、
メモリ１の最小メモリアクセス期間であり、メモリ１が
アクセスされた後、読出／書込動作を行う期間でありメ
モリ１の特性によって決まる。
リバスＢ0 を占有するプロセッサは図４（１０）の如く
になる。更に図４（１１）は、バスサイクルＡt 、Ｂt
とメモリサイクルＣt の関係を示す図である。Ｃt は、
メモリ１の最小メモリアクセス期間であり、メモリ１が
アクセスされた後、読出／書込動作を行う期間でありメ
モリ１の特性によって決まる。
【００１３】
【発明が解決しようとする課題】以上説明したような従
来のアクセス装置における関係、特に図４（１０）と図
４（１１）の比較から容易に理解できるように、各プロ
セッサが共通メモリバスＢ0 を占有する期間（図４（１
０））は、各プロセッサのバスサイクル（図４（１
１））と一致している。
来のアクセス装置における関係、特に図４（１０）と図
４（１１）の比較から容易に理解できるように、各プロ
セッサが共通メモリバスＢ0 を占有する期間（図４（１
０））は、各プロセッサのバスサイクル（図４（１
１））と一致している。
【００１４】更に、メモリ１がアクセスされた後、読出
／書込動作を行う期間である最小メモリアクセス期間Ｃ
t は、各プロセッサのバスサイクル期間中ににある。し
たがって、今、図４（１０）のようにプロセッサ２、３
が交互に共通メモリバスＢ0を占有し合った場合を考え
ると平均のバスサイクルは、次のような関係になる。 平均のバスサイクル＝（Ａt ＋Ｂt ）／２
／書込動作を行う期間である最小メモリアクセス期間Ｃ
t は、各プロセッサのバスサイクル期間中ににある。し
たがって、今、図４（１０）のようにプロセッサ２、３
が交互に共通メモリバスＢ0を占有し合った場合を考え
ると平均のバスサイクルは、次のような関係になる。 平均のバスサイクル＝（Ａt ＋Ｂt ）／２
【００１５】したがって、このバスサイクル期間中、共
通メモリバスＢ0 を図４（１０）、図４（１１）のよう
に一つのプロセッサに占有させてしまうと、次の式で計
算されるロスタイムが生じ、このロスタイムは、無駄な
時間として消費される。 （平均のバスサイクル−Ｃt)時間＝ロスタイム（LOSS-T
IME)
通メモリバスＢ0 を図４（１０）、図４（１１）のよう
に一つのプロセッサに占有させてしまうと、次の式で計
算されるロスタイムが生じ、このロスタイムは、無駄な
時間として消費される。 （平均のバスサイクル−Ｃt)時間＝ロスタイム（LOSS-T
IME)
【００１６】したがって本発明は、従来のメモリアクセ
ス装置において、かかるメモリアクセス動作の問題を解
決すべく、バスサイクルの無駄な時間をなくし、メモリ
１の最小メモリアクセスサイクルＣt に近い値でバス１
０の切替えを行うようにすることを目的とする。
ス装置において、かかるメモリアクセス動作の問題を解
決すべく、バスサイクルの無駄な時間をなくし、メモリ
１の最小メモリアクセスサイクルＣt に近い値でバス１
０の切替えを行うようにすることを目的とする。
【００１７】
【課題を解決するための手段】本発明のメモリアクセス
装置は、共通メモリバスに接続されたメモリと、この共
通メモリバスに交互に接続され、メモリにデータを書き
込み、又は読出す第一、第二のプロセッサと、共通メモ
リバスと第一又は、第二のプロセッサとを選択切替え、
接続するセレクタ及びこのセレクタの切替え動作を制御
する制御回路を有する。
装置は、共通メモリバスに接続されたメモリと、この共
通メモリバスに交互に接続され、メモリにデータを書き
込み、又は読出す第一、第二のプロセッサと、共通メモ
リバスと第一又は、第二のプロセッサとを選択切替え、
接続するセレクタ及びこのセレクタの切替え動作を制御
する制御回路を有する。
【００１８】この制御回路は、前記第一及び第二のプロ
セッサの各々のバスサイクルの少なくとも一部の期間を
重畳させる。
セッサの各々のバスサイクルの少なくとも一部の期間を
重畳させる。
【００１９】更に、前記各々のバスサイクル期間中に生
ずる、アクセスされるメモリの最小メモリアクセスサイ
クルを含む期間に、この第一及び第二のプロセッサの各
々を前記共通メモリバスに切替接続するように前記セレ
クタを制御する。
ずる、アクセスされるメモリの最小メモリアクセスサイ
クルを含む期間に、この第一及び第二のプロセッサの各
々を前記共通メモリバスに切替接続するように前記セレ
クタを制御する。
【００２０】
【作用】本発明は、セレクタの切替え動作を制御する制
御回路を有し、この制御回路の制御により第一及び第二
のプロセッサの各々のバスサイクルの少なくとも一部の
期間を重畳させている。
御回路を有し、この制御回路の制御により第一及び第二
のプロセッサの各々のバスサイクルの少なくとも一部の
期間を重畳させている。
【００２１】更に、アクセスされるメモリの最小メモリ
アクセスサイクルを含む期間に、この第一及び第二のプ
ロセッサの各々を共通メモリバスに切替接続するように
前記セレクタを制御する。
アクセスサイクルを含む期間に、この第一及び第二のプ
ロセッサの各々を共通メモリバスに切替接続するように
前記セレクタを制御する。
【００２２】したがって、少なくとも重畳させたバスサ
イクルの少なくとも一部の期間分において前記のロスタ
イムを減少させることが可能となる。
イクルの少なくとも一部の期間分において前記のロスタ
イムを減少させることが可能となる。
【００２３】
【実施例】図１は、本発明のメモリアクセス装置の一実
施例を示すブロック図である。図２は、図１の実施例の
動作タイムチャートである。
施例を示すブロック図である。図２は、図１の実施例の
動作タイムチャートである。
【００２４】図１において、１は、メモリであり、２、
３は、第一、第二のプロセッサである。４は、第一のプ
ロセッサ２及び第二のプロセッサ３のプロセッサバスＢ
1 、Ｂ2 を共通メモリバスＢ0 に切替え接続するセレク
タである。
３は、第一、第二のプロセッサである。４は、第一のプ
ロセッサ２及び第二のプロセッサ３のプロセッサバスＢ
1 、Ｂ2 を共通メモリバスＢ0 に切替え接続するセレク
タである。
【００２５】５は、デコーダ回路であり、具体的には、
読出／書込（Ｒ／Ｗ）制御信号に基ずき、チップ選択信
号（ＣＳ）、読出信号（ＯＥ）及び書込信号（ＷＥ）を
生成する回路である。
読出／書込（Ｒ／Ｗ）制御信号に基ずき、チップ選択信
号（ＣＳ）、読出信号（ＯＥ）及び書込信号（ＷＥ）を
生成する回路である。
【００２６】以下、図２の動作タイムチャートと関連し
て本発明の実施例動作を説明する。図２（１）、（２）
は、それぞれプロセッサＡ及びＢのバスサイクルＡt 、
Ｂt である。このバスサイクル期間は、プロセッサＡ及
びＢそれぞれの特性により決まる。
て本発明の実施例動作を説明する。図２（１）、（２）
は、それぞれプロセッサＡ及びＢのバスサイクルＡt 、
Ｂt である。このバスサイクル期間は、プロセッサＡ及
びＢそれぞれの特性により決まる。
【００２７】同時に本発明により、図３に関連して説明
した従来装置の場合と比較すると、バスサイクルＡt 、
Ｂt は、互いに一部期間が重ねられている。
した従来装置の場合と比較すると、バスサイクルＡt 、
Ｂt は、互いに一部期間が重ねられている。
【００２８】図２（３）、（４）は、それぞれプロセッ
サＡ、プロセッサＢからの共通メモリバスＢ0 の占有を
要求する要求信号ＲｅｑＡ、ＲｅｑＢである。これら要
求信号ＲｅｑＡ、ＲｅｑＢは、プロセッサＡ、プロセッ
サＢに対するウエイト（ＷＡＩＴ）状態が解除された状
態（図２（５）、図２（６）において、それぞれプロセ
ッサＡ及びプロセッサＢのバスサイクルＡt 、Ｂt の前
半部の期間に制御回路６に送出される。
サＡ、プロセッサＢからの共通メモリバスＢ0 の占有を
要求する要求信号ＲｅｑＡ、ＲｅｑＢである。これら要
求信号ＲｅｑＡ、ＲｅｑＢは、プロセッサＡ、プロセッ
サＢに対するウエイト（ＷＡＩＴ）状態が解除された状
態（図２（５）、図２（６）において、それぞれプロセ
ッサＡ及びプロセッサＢのバスサイクルＡt 、Ｂt の前
半部の期間に制御回路６に送出される。
【００２９】制御回路６は、プロセッサＡ又は、プロセ
ッサＢからのメモリアクセス要求信号（ＲｅｑＡ、Ｒｅ
ｑＢ）のいずれか、又は両方を受けると、優先順位の高
いメモリバス要求信号をデコーダ５に送る。
ッサＢからのメモリアクセス要求信号（ＲｅｑＡ、Ｒｅ
ｑＢ）のいずれか、又は両方を受けると、優先順位の高
いメモリバス要求信号をデコーダ５に送る。
【００３０】同時に、優先順位の高いメモリバス要求信
号を送出したプロセッサのプロセッサバスＢ1 又はＢ2
を共通メモリバスＢ0 に切替え接続するためセレクタ制
御信号をセレクタ４に送る（図４（９））。
号を送出したプロセッサのプロセッサバスＢ1 又はＢ2
を共通メモリバスＢ0 に切替え接続するためセレクタ制
御信号をセレクタ４に送る（図４（９））。
【００３１】これにより、共通メモリバスＢ0 に切替え
接続されたプロセッサバスを通してプロセッサＢ1 又は
Ｂ2 から行及び列アドレスからなるアドレス信号（Ａ
Ｄ）、データ（ＤＴ）がメモリ1 に入力される。同時に
読出／書込信号（Ｒ／Ｗ）がデコーダ５に送られる。
接続されたプロセッサバスを通してプロセッサＢ1 又は
Ｂ2 から行及び列アドレスからなるアドレス信号（Ａ
Ｄ）、データ（ＤＴ）がメモリ1 に入力される。同時に
読出／書込信号（Ｒ／Ｗ）がデコーダ５に送られる。
【００３２】デコーダ５は、今、メモリ１がダイナミッ
クＲＡＭ（ＤＲＡＭ）であるとして考えると、制御回路
６から入力されるメモリアクセス要求信号（ＲｅｑＡ、
ＲｅｑＢ）を契機として図示しないカウンタ回路の計数
をスタートする。
クＲＡＭ（ＤＲＡＭ）であるとして考えると、制御回路
６から入力されるメモリアクセス要求信号（ＲｅｑＡ、
ＲｅｑＢ）を契機として図示しないカウンタ回路の計数
をスタートする。
【００３３】そして、カウンタ回路の所定計数タイミン
グで行選択信号（ＲＡＳ）、列選択信号（ＣＡＳ）を出
力してメモリ１に送る。メモリ１では、ＲＡＳ及びＣＡ
Ｓ信号のタイミングでそれぞれ行アドレス及び列アドレ
スをセレクタ４から取り入れる。これにより、所定メモ
リセルが選択特定される。
グで行選択信号（ＲＡＳ）、列選択信号（ＣＡＳ）を出
力してメモリ１に送る。メモリ１では、ＲＡＳ及びＣＡ
Ｓ信号のタイミングでそれぞれ行アドレス及び列アドレ
スをセレクタ４から取り入れる。これにより、所定メモ
リセルが選択特定される。
【００３４】更に、デコーダ５には、セレクタ４を通し
てプロセッサＡ、Ｂから読出／書込（Ｒ／Ｗ）制御信号
が入力され、これに基ずき書込信号（ＷＥ）又は読出信
号（ＯＥ）を生成し、同様にメモリ１に送る。
てプロセッサＡ、Ｂから読出／書込（Ｒ／Ｗ）制御信号
が入力され、これに基ずき書込信号（ＷＥ）又は読出信
号（ＯＥ）を生成し、同様にメモリ１に送る。
【００３５】したがって、メモリ１では、書込信号（Ｗ
Ｅ）が送られる場合は、行アドレス及び列アドレスで選
択されるメモリセルにセレクタ４を通して、プロセッサ
Ａ又はＢから送られるデータ（ＤＴ）を書き込み記憶す
る。
Ｅ）が送られる場合は、行アドレス及び列アドレスで選
択されるメモリセルにセレクタ４を通して、プロセッサ
Ａ又はＢから送られるデータ（ＤＴ）を書き込み記憶す
る。
【００３６】又、メモリ１では、読出信号（ＲＥ）が送
られる場合は、行アドレス及び列アドレスで選択される
メモリセルに記憶されているデータ（ＤＴ）を読出し、
セレクタ４を通して、プロセッサＡ又はＢに送る。
られる場合は、行アドレス及び列アドレスで選択される
メモリセルに記憶されているデータ（ＤＴ）を読出し、
セレクタ４を通して、プロセッサＡ又はＢに送る。
【００３７】このようにメモリ１からの読出し、又は書
き込みが終了すると、共通メモリバスＢ0 を他のプロセ
ッサにより占有することが可能の状態となる。ついでデ
コーダ５から応答信号（ＡｃｋＡ又は、ＡｃｋＢ）が制
御回路６に返送される（図４（７）、（８））。制御回
路６は、この応答信号を対応するプロセッサに転送し
て、メモリアクセスサイクルＣt が終了する。
き込みが終了すると、共通メモリバスＢ0 を他のプロセ
ッサにより占有することが可能の状態となる。ついでデ
コーダ５から応答信号（ＡｃｋＡ又は、ＡｃｋＢ）が制
御回路６に返送される（図４（７）、（８））。制御回
路６は、この応答信号を対応するプロセッサに転送し
て、メモリアクセスサイクルＣt が終了する。
【００３８】上記に説明したとおり、デコーダ５からの
応答（ＡＣＫＡ、ＡＣＫＢ）があると、制御回路６は、
セレクタ４に切替え制御信号（図２（９））を送り、共
通メモリバスＢ0 の占有を切替えるように制御する。こ
の結果、プロセッサＡ、プロセッサＢが共通メモリバス
Ｂ0 を占有する期間は、図２（１０）の如くになる。
応答（ＡＣＫＡ、ＡＣＫＢ）があると、制御回路６は、
セレクタ４に切替え制御信号（図２（９））を送り、共
通メモリバスＢ0 の占有を切替えるように制御する。こ
の結果、プロセッサＡ、プロセッサＢが共通メモリバス
Ｂ0 を占有する期間は、図２（１０）の如くになる。
【００３９】以上の関係から、共通メモリバスＢ0 のプ
ロセッサＡ、Ｂによる占有は、図４（１０）の如くであ
る。更に、メモリ１のメモリバスサイクルＣt は、図４
（１１）の如くなる。したがって、本発明では、従来装
置と相違して、共通メモリバスＢ0 のプロセッサＡ、Ｂ
による占有時間とメモリアクセスサイクルＣt が同じと
なる点に特徴を有する。
ロセッサＡ、Ｂによる占有は、図４（１０）の如くであ
る。更に、メモリ１のメモリバスサイクルＣt は、図４
（１１）の如くなる。したがって、本発明では、従来装
置と相違して、共通メモリバスＢ0 のプロセッサＡ、Ｂ
による占有時間とメモリアクセスサイクルＣt が同じと
なる点に特徴を有する。
【００４０】ここで、図（１０）及び図４（１１）の関
係より明らかなように、プロセッサＡのバスサイクルＡ
t とプロセッサＢのバスサイクルＢt とは、その期間の
一部が重なっている。図２（１２）は、以上の関係を理
解容易に図示したものであり、共通メモリバスＢ0 の要
求（Ｒｅｑ）に対し、プロセッサのバスサイクルが切り
替わり、メモリアクセスサイクルＣt の終了により応答
（Ａｃｋ）がプロセッサに送られる。
係より明らかなように、プロセッサＡのバスサイクルＡ
t とプロセッサＢのバスサイクルＢt とは、その期間の
一部が重なっている。図２（１２）は、以上の関係を理
解容易に図示したものであり、共通メモリバスＢ0 の要
求（Ｒｅｑ）に対し、プロセッサのバスサイクルが切り
替わり、メモリアクセスサイクルＣt の終了により応答
（Ａｃｋ）がプロセッサに送られる。
【００４１】更に、メモリアクセスサイクルＣt は、プ
ロセッサＡのバスサイクルＡt とプロセッサＢのバスサ
イクルＢt との一部が重なっている期間に位置付けられ
ている。したがって、プロセッサＡ、及びプロセッサＢ
がメモリアクセスサイクルＢ0 を占有する期間は、図２
（３）に示すように最小値としてメモリアクセスサイク
ルＣt に近いものとすることが可能である。
ロセッサＡのバスサイクルＡt とプロセッサＢのバスサ
イクルＢt との一部が重なっている期間に位置付けられ
ている。したがって、プロセッサＡ、及びプロセッサＢ
がメモリアクセスサイクルＢ0 を占有する期間は、図２
（３）に示すように最小値としてメモリアクセスサイク
ルＣt に近いものとすることが可能である。
【００４２】以上実施例にしたがい本発明を説明した
が、更に本発明の適用例として、ゲームカートリッジに
ゲームプログラムが記憶されるコンピュータゲーム装置
を想定することが可能である。
が、更に本発明の適用例として、ゲームカートリッジに
ゲームプログラムが記憶されるコンピュータゲーム装置
を想定することが可能である。
【００４３】即ち、ふたつのプロセッサＡ及びプロセッ
サＢは、それぞれゲーム装置本体に搭載されるマイクロ
プロセッサとゲームカートリッジに搭載されるＤＳＰ等
のプロセッサとすることが可能である。かかる場合、メ
モリは、ゲームプログラムが記憶されたＲＯＭとゲーム
進行中のデータが記憶されるＲＡＭとし、これらＲＯＭ
及びＲＡＭに対して、メモリアドレス空間を割当てるこ
とができる。
サＢは、それぞれゲーム装置本体に搭載されるマイクロ
プロセッサとゲームカートリッジに搭載されるＤＳＰ等
のプロセッサとすることが可能である。かかる場合、メ
モリは、ゲームプログラムが記憶されたＲＯＭとゲーム
進行中のデータが記憶されるＲＡＭとし、これらＲＯＭ
及びＲＡＭに対して、メモリアドレス空間を割当てるこ
とができる。
【００４４】そして、ゲーム装置本体のマイクロプロセ
ッサとゲームカートリッジに搭載されるＤＳＰ等のプロ
セッサに対し、アクセス要求の都度ＲＯＭもしくはＲＡ
Ｍへのアクセスのため共通バスを切替えて占有させるこ
とにより、より変化に富み且つスピード感のあるゲーム
が楽しめるゲーム装置を実現できる。
ッサとゲームカートリッジに搭載されるＤＳＰ等のプロ
セッサに対し、アクセス要求の都度ＲＯＭもしくはＲＡ
Ｍへのアクセスのため共通バスを切替えて占有させるこ
とにより、より変化に富み且つスピード感のあるゲーム
が楽しめるゲーム装置を実現できる。
【００４５】
【発明の効果】本発明は、プロセッサＡ、Ｂのバスサイ
クルの一部期間を重ね、更にバスサイクル期間中のメモ
リの最小メモリアクセスサイクルタイム（Ｃt ）おい
て、第一及び第二のプロセッサの各々をメモリバスに切
替接続するように前記セレクタが制御される。
クルの一部期間を重ね、更にバスサイクル期間中のメモ
リの最小メモリアクセスサイクルタイム（Ｃt ）おい
て、第一及び第二のプロセッサの各々をメモリバスに切
替接続するように前記セレクタが制御される。
【００４６】したがって、少なくとも重畳させたメモリ
バスサイクルタイムの少なくとも一部の期間分において
従来のメモリアクセス装置に存在したバスサイクルタイ
ムの無駄な時間を減少させることが可能である。
バスサイクルタイムの少なくとも一部の期間分において
従来のメモリアクセス装置に存在したバスサイクルタイ
ムの無駄な時間を減少させることが可能である。
【図１】本発明の実施例を示すブロック図である。
【図２】本発明の実施例動作タイムチャートである。
【図３】本発明の対象とするメモリアクセス装置の概念
説明図である。
説明図である。
【図４】従来例の動作タイムチャートである。
１ メモリ ２、３ プロセッサ ４ セレクタ ５ デコーダ ６ 制御回路 Ｂ0 共通メモリバス
Claims (1)
- 【請求項１】共通メモリバス（Ｂ0 ）に接続されたメモ
リ（１）と、 該共通メモリバス（Ｂ0 ）に交互に接続され、メモリ
（１）にデータを書き込み、又は読出す第一、第二のプ
ロセッサ（２、３）と、 該共通メモリバス（Ｂ0 ）と該第一又は、第二のプロセ
ッサ（２、３）とを選択切替え接続するセレクタ（４）
及び該セレクタ（４）の切替え動作を制御する制御回路
（６）を有し、 該制御回路（６）は、該第一及び第二のプロセッサ
（２、３）の各々のバスサイクル（Ａt 、Ｂt ）の少な
くとも一部の期間を重畳させ、 更に該各々のバスサイクル（Ａt 、Ｂt)期間中に生ず
る、アクセスされるメモリ（１）の最小メモリアクセス
サイクル（Ｃt ）を含む期間に該第一及び第二のプロセ
ッサ（２、３）の各々を該共通メモリバス（Ｂ0 ）に切
替接続するように該セレクタ（４）を制御するように構
成したことを特徴とするメモリアクセス装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24068293A JPH0764899A (ja) | 1993-08-31 | 1993-08-31 | メモリアクセス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24068293A JPH0764899A (ja) | 1993-08-31 | 1993-08-31 | メモリアクセス装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0764899A true JPH0764899A (ja) | 1995-03-10 |
Family
ID=17063145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24068293A Pending JPH0764899A (ja) | 1993-08-31 | 1993-08-31 | メモリアクセス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0764899A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7716392B2 (en) | 2004-07-14 | 2010-05-11 | Oki Semiconductor Co., Ltd. | Computer system having an I/O module directly connected to a main storage for DMA transfer |
-
1993
- 1993-08-31 JP JP24068293A patent/JPH0764899A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7716392B2 (en) | 2004-07-14 | 2010-05-11 | Oki Semiconductor Co., Ltd. | Computer system having an I/O module directly connected to a main storage for DMA transfer |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021105 |