JPH0760234B2 - 薄膜トランジスタマトリクス - Google Patents
薄膜トランジスタマトリクスInfo
- Publication number
- JPH0760234B2 JPH0760234B2 JP15975588A JP15975588A JPH0760234B2 JP H0760234 B2 JPH0760234 B2 JP H0760234B2 JP 15975588 A JP15975588 A JP 15975588A JP 15975588 A JP15975588 A JP 15975588A JP H0760234 B2 JPH0760234 B2 JP H0760234B2
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- JP
- Japan
- Prior art keywords
- gate
- gate bus
- bus lines
- thin film
- bus line
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- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】 〔概要〕 アクティブマトリクス型液晶表示装置等の表示パネルを
駆動するための、薄膜トランジスタマトリクスに関し、 特定のゲートバスライン上でTFTの不良発生率が高くな
ることを防止することを目的とし、 マトリクス状に配置された複数個の表示電極と、該表示
電極に対応づけて配置された複数個の薄膜トランジスタ
と、前記表示電極が形成するマトリクスの各行に対応し
て配置され、その行に属する薄膜トランジスタのゲート
電極に接続するゲートバスライン（GB1〜GBN）とを具備
した表示パネルにおいて、全ての薄膜トランジスタのゲ
ート電極をバスライン間に介在すべく、最も外側のゲー
トバスライン（GB1〜GBN）のそれぞれに接続するゲート
電極が、互いに対向する方向に向けて配設された構成と
する。
駆動するための、薄膜トランジスタマトリクスに関し、 特定のゲートバスライン上でTFTの不良発生率が高くな
ることを防止することを目的とし、 マトリクス状に配置された複数個の表示電極と、該表示
電極に対応づけて配置された複数個の薄膜トランジスタ
と、前記表示電極が形成するマトリクスの各行に対応し
て配置され、その行に属する薄膜トランジスタのゲート
電極に接続するゲートバスライン（GB1〜GBN）とを具備
した表示パネルにおいて、全ての薄膜トランジスタのゲ
ート電極をバスライン間に介在すべく、最も外側のゲー
トバスライン（GB1〜GBN）のそれぞれに接続するゲート
電極が、互いに対向する方向に向けて配設された構成と
する。
本発明は、アクティブマトリクス型液晶表示装置等の表
示パネルを駆動するための、薄膜トランジスタマトリク
スに関する。
示パネルを駆動するための、薄膜トランジスタマトリク
スに関する。
上記表示パネルは、相互に交差する２種類のバスライン
から、走査信号と表示データを供給して各薄膜トランジ
スタ（TFT）を駆動することにより、各画素をオンまた
はオフして表示を行っている。このような構成では、上
記２種類のバスラインと各TFT間に短絡が生じると、TFT
マトリクスパネル型表示装置では致命的なライン欠陥を
発生する。
から、走査信号と表示データを供給して各薄膜トランジ
スタ（TFT）を駆動することにより、各画素をオンまた
はオフして表示を行っている。このような構成では、上
記２種類のバスラインと各TFT間に短絡が生じると、TFT
マトリクスパネル型表示装置では致命的なライン欠陥を
発生する。
上記表示パネルの例として、液晶表示装置の駆動に用い
られるスタガード型TFT部の構造を、第４図（ａ）の平
面図，及び同図（ｂ）の断面図に示す。
られるスタガード型TFT部の構造を、第４図（ａ）の平
面図，及び同図（ｂ）の断面図に示す。
図示したように、ゲート電極Ｇ及びこれに接続する走査
信号線となるゲートバスラインGBは、プラズマ化学気相
成長（Ｐ−CVD）法によって形成されたゲート絶縁膜２
によって被覆され、その上にドレイン電極D,ソース電極
Ｓが形成されている。ソース電極Ｓは更にITOのような
透明導電材料からなる表示電極Ｅと結合され、ドレイン
電極Ｄはデータ線となるドレインバスラインDBと結合さ
れ、外部回路と接続するための端子に導出される。
信号線となるゲートバスラインGBは、プラズマ化学気相
成長（Ｐ−CVD）法によって形成されたゲート絶縁膜２
によって被覆され、その上にドレイン電極D,ソース電極
Ｓが形成されている。ソース電極Ｓは更にITOのような
透明導電材料からなる表示電極Ｅと結合され、ドレイン
電極Ｄはデータ線となるドレインバスラインDBと結合さ
れ、外部回路と接続するための端子に導出される。
表示パネルにはこのような構成の表示画素が、ゲートバ
スラインGBの数をＮ本，ドレインバスラインDBの数をＭ
本とした場合、Ｎ×Ｍ個配設される。そしてゲート電極
ＧはゲートバスラインGBに対して総て同一方向に向くよ
うに形成され、各画素の配設ピッチを一様ならしめてい
る。
スラインGBの数をＮ本，ドレインバスラインDBの数をＭ
本とした場合、Ｎ×Ｍ個配設される。そしてゲート電極
ＧはゲートバスラインGBに対して総て同一方向に向くよ
うに形成され、各画素の配設ピッチを一様ならしめてい
る。
従って、第４図（ａ）の素子を多数配置したマトリクス
において、最左端のゲートバスラインGBを１番目で最右
端をＮ番目とすると、Ｎ番目のゲートバスラインGBに接
続するゲート電極Ｇおよびこれが属する画素の右側に
は、ゲートバスラインが存在しない。これに対して、１
番目〜Ｎ−１番目のゲートバスラインGBに接続するゲー
ト電極Ｇおよびこれが属する画素は、すべて２本のゲー
トバスラインGBの間に位置する配置となる。
において、最左端のゲートバスラインGBを１番目で最右
端をＮ番目とすると、Ｎ番目のゲートバスラインGBに接
続するゲート電極Ｇおよびこれが属する画素の右側に
は、ゲートバスラインが存在しない。これに対して、１
番目〜Ｎ−１番目のゲートバスラインGBに接続するゲー
ト電極Ｇおよびこれが属する画素は、すべて２本のゲー
トバスラインGBの間に位置する配置となる。
上記位置関係を有する従来のTFTマトリクスパネルで
は、最右端ラインのTFTの不良発生率が、他のラインのT
FTの不良発生率より高い傾向にある。
は、最右端ラインのTFTの不良発生率が、他のラインのT
FTの不良発生率より高い傾向にある。
即ち、同一製造条件の下で同じTFTマトリクスパネルを
複数個作成し、ゲートバスラインの番号に対するTFTの
不良発生数の分布を調べると、上記構成におけるＮ番目
（最終ライン）以外のゲートバスライン上では、不良は
０個か或いはたまに発生してもたかだか１個であって、
しかも２個以上のパネルにわたって同一番号のゲートバ
スライン上で不良が発生することは殆どない。
複数個作成し、ゲートバスラインの番号に対するTFTの
不良発生数の分布を調べると、上記構成におけるＮ番目
（最終ライン）以外のゲートバスライン上では、不良は
０個か或いはたまに発生してもたかだか１個であって、
しかも２個以上のパネルにわたって同一番号のゲートバ
スライン上で不良が発生することは殆どない。
これに対しＮ番目のゲートバスライン上では、複数個の
TFT不良が発生したり、複数個のパネルにわたってTFTの
不良が発生することがある。
TFT不良が発生したり、複数個のパネルにわたってTFTの
不良が発生することがある。
この理由は定かではないが、ゲート絶縁膜２等のＰ−CV
D法で形成された薄膜上に積層されたドレイン電極D,ソ
ース電極Ｓ等を、ドライエッチングする際やレジスト剥
離の最終工程でスピン乾燥する際などに、電荷がドレイ
ン・ソースに蓄積し、ゲート電極との間に電位差が発生
する。
D法で形成された薄膜上に積層されたドレイン電極D,ソ
ース電極Ｓ等を、ドライエッチングする際やレジスト剥
離の最終工程でスピン乾燥する際などに、電荷がドレイ
ン・ソースに蓄積し、ゲート電極との間に電位差が発生
する。
上述の如くゲート電極ＧはゲートバスラインGBに対して
どのラインも同一方向に向いて形成されているので、Ｎ
×Ｍ個の画素のうち、Ｎ番目のゲートバスライン上のゲ
ート電極Ｇのみは、全ゲートバスラインの外側に位置し
ていて、ゲート電極Ｇが向いた方向にはゲートバスライ
ンが存在しない。因みに、他のゲートバスラインに属す
るゲート電極Ｇは、すべて２本のゲートバスラインに挟
まれている。
どのラインも同一方向に向いて形成されているので、Ｎ
×Ｍ個の画素のうち、Ｎ番目のゲートバスライン上のゲ
ート電極Ｇのみは、全ゲートバスラインの外側に位置し
ていて、ゲート電極Ｇが向いた方向にはゲートバスライ
ンが存在しない。因みに、他のゲートバスラインに属す
るゲート電極Ｇは、すべて２本のゲートバスラインに挟
まれている。
これが上述のTFTの不良発生率の差を生じる原因のよう
に考えられる。つまり、ゲート電極Ｇが２本のゲートバ
スラインGB間に挟まれているときは、上記電位差が局部
的にＰ−CVD膜の絶縁耐圧より高くなるような場合に、
ゲートバスラインが何らかの保護の役割を果たし、絶縁
破壊を生じるの防止するのに対し、一方にゲートバスラ
インが存在しないＮ番目のゲートバスライン上のゲート
電極Ｇには、上記保護がないためＰ−CVD膜の絶縁破壊
を引き起こすものと解される。
に考えられる。つまり、ゲート電極Ｇが２本のゲートバ
スラインGB間に挟まれているときは、上記電位差が局部
的にＰ−CVD膜の絶縁耐圧より高くなるような場合に、
ゲートバスラインが何らかの保護の役割を果たし、絶縁
破壊を生じるの防止するのに対し、一方にゲートバスラ
インが存在しないＮ番目のゲートバスライン上のゲート
電極Ｇには、上記保護がないためＰ−CVD膜の絶縁破壊
を引き起こすものと解される。
このようにＮ番目すなわち最終ラインのゲートバスライ
ン上のTFTの不良発生率は、他のラインと比較して特異
的である。
ン上のTFTの不良発生率は、他のラインと比較して特異
的である。
本発明は、特定のゲートバスライン上でTFTの不良発生
率が異常に高くなることを防止することを目的とする。
率が異常に高くなることを防止することを目的とする。
本発明は第１図に示す如く、Ｎ本のゲートバスラインGB
1〜GBNを有するTFTマトリクスにおいて、最も外側，即
ち１番目およびＮ番目のゲートバスラインGB1，GBNに接
続するゲート電極Ｇを、いずれも表示領域の中央側に向
けて配設した構成とする。なお上記表示領域とは、表示
電極やゲートバスラインが配設された領域を言う。
1〜GBNを有するTFTマトリクスにおいて、最も外側，即
ち１番目およびＮ番目のゲートバスラインGB1，GBNに接
続するゲート電極Ｇを、いずれも表示領域の中央側に向
けて配設した構成とする。なお上記表示領域とは、表示
電極やゲートバスラインが配設された領域を言う。
１番目およびＮ番目のゲートバスラインのゲート電極
を、いずれも表示領域の中央側に向けることにより、こ
れらのゲート電極は自らのゲートバスラインと隣接する
ゲートバスラインとの間に挟まれた配置となる。その他
のゲート電極はもともと２本のゲートバスラインに挟ま
れているので、上記構成とすることにより、ゲート電極
はすべて２本のゲートバスライン間に位置する配置とな
り、Ｐ−CVD膜の絶縁破壊に対してゲートバスラインに
より保護されることとなる。
を、いずれも表示領域の中央側に向けることにより、こ
れらのゲート電極は自らのゲートバスラインと隣接する
ゲートバスラインとの間に挟まれた配置となる。その他
のゲート電極はもともと２本のゲートバスラインに挟ま
れているので、上記構成とすることにより、ゲート電極
はすべて２本のゲートバスライン間に位置する配置とな
り、Ｐ−CVD膜の絶縁破壊に対してゲートバスラインに
より保護されることとなる。
なお言うまでもないことではあるが、他のゲートバスラ
インGB2〜GBN-1に接続するゲート電極Ｇは、どちらの方
向を向いていてもよい。
インGB2〜GBN-1に接続するゲート電極Ｇは、どちらの方
向を向いていてもよい。
以下本発明の一実施例を第２図により説明する。
本実施例はＮ本のゲートバスラインGB1〜GBNを、左側の
群即ちゲートバスラインGB1〜GBN/2と、右側の群即ちゲ
ートバスラインGB(N/2)+1〜GBNの２群に分け、左側の群
はゲート電極Ｇを右側に向け、右側の群はゲート電極Ｇ
を左側に向けた配置とした。
群即ちゲートバスラインGB1〜GBN/2と、右側の群即ちゲ
ートバスラインGB(N/2)+1〜GBNの２群に分け、左側の群
はゲート電極Ｇを右側に向け、右側の群はゲート電極Ｇ
を左側に向けた配置とした。
この配置関係を、Ａ部を拡大したＢで示す円内の図に示
す。同図に見られる如く、本実施例では表示領域10の中
央部でゲート電極Ｇの配設方向を反転し、中心線に関し
て対称配置とした。
す。同図に見られる如く、本実施例では表示領域10の中
央部でゲート電極Ｇの配設方向を反転し、中心線に関し
て対称配置とした。
このような配置とするには、右側の群のゲートバスライ
ンGB(N/2)+1〜GBNの位置を、従来構成において一つ右の
ゲートバスラインGB(N/2)+2〜GBN+1が配設される位置と
する。従って、パネルの中央部でゲートバスラインGBが
１本欠けることとなる。そのためこの部分では光がパネ
ルを上下に透過し、画質が低下することとなる。本実施
例で中央部に遮光用ダミーバスラインDMBを設けたの
は、この部分に入ってくる光を遮るためである。またこ
のようにダミーバスラインDMBを配設することにより、
ゲートバスラインGBの配設ピッチを表示領域10全域にわ
たって一様とすることができる。
ンGB(N/2)+1〜GBNの位置を、従来構成において一つ右の
ゲートバスラインGB(N/2)+2〜GBN+1が配設される位置と
する。従って、パネルの中央部でゲートバスラインGBが
１本欠けることとなる。そのためこの部分では光がパネ
ルを上下に透過し、画質が低下することとなる。本実施
例で中央部に遮光用ダミーバスラインDMBを設けたの
は、この部分に入ってくる光を遮るためである。またこ
のようにダミーバスラインDMBを配設することにより、
ゲートバスラインGBの配設ピッチを表示領域10全域にわ
たって一様とすることができる。
次に本発明の他の実施例を第３図により説明する。
本変形例は、最右端のゲートバスラインGBNのみゲート
電極Ｇの配設方向を反転した例である。即ち、同図に示
すように、１番目ないしN-1番目のゲートバスラインGB1
〜GBN-1は、ゲート電極Ｇを右側に向け、右端のゲート
バスラインGBNを本来ゲートバスラインGBN+1が配設され
る位置に設けて、これのゲート電極Ｇを左側に向け、更
にゲートバスラインGBN-1とゲートバスラインGBNとの
間，即ち本来ゲートバスラインGBNが配設される位置
に、遮光用ダミーバスラインDMBを設けて余分な光が透
過しないよう遮光する。
電極Ｇの配設方向を反転した例である。即ち、同図に示
すように、１番目ないしN-1番目のゲートバスラインGB1
〜GBN-1は、ゲート電極Ｇを右側に向け、右端のゲート
バスラインGBNを本来ゲートバスラインGBN+1が配設され
る位置に設けて、これのゲート電極Ｇを左側に向け、更
にゲートバスラインGBN-1とゲートバスラインGBNとの
間，即ち本来ゲートバスラインGBNが配設される位置
に、遮光用ダミーバスラインDMBを設けて余分な光が透
過しないよう遮光する。
同図のＢで示す円内の図は、上記配置関係を示すための
Ａ部拡大図である。
Ａ部拡大図である。
以上述べた一実施例および他の実施例では、すべてのゲ
ート電極Ｇが２本のゲートバスラインに挟まれた配置関
係となるよう構成されたことにより、特定のゲートバス
ラインにTFT不良が発生する現象がなくなり、薄膜トラ
ンジスタマトリクスの製造歩留が向上した。従って、ア
クティブマトリクス型液晶表示パネル等への適用におい
て高表示品質化が図れる効果がある。
ート電極Ｇが２本のゲートバスラインに挟まれた配置関
係となるよう構成されたことにより、特定のゲートバス
ラインにTFT不良が発生する現象がなくなり、薄膜トラ
ンジスタマトリクスの製造歩留が向上した。従って、ア
クティブマトリクス型液晶表示パネル等への適用におい
て高表示品質化が図れる効果がある。
以上説明した如く本発明によれば、製造工程中の静電気
による絶縁破壊が減少し、薄膜トランジスタマトリクス
の製造歩留が向上する。
による絶縁破壊が減少し、薄膜トランジスタマトリクス
の製造歩留が向上する。
第１図は本発明の構成説明図、 第２図は本発明の一実施例説明図、 第３図は本発明の他の実施例説明図、 第４図はTFTマトリクスの構造説明図である。 図において、Ｇはゲート電極、GB,GB1，GB2，GBN/2，GB
(N/2)+1，GBNはゲートバスライン、DBはドレインバスラ
イン,Dはドレイン電極,Sはソース電極,Eは表示電極、１
は絶縁性基板、10は表示領域を示す。
(N/2)+1，GBNはゲートバスライン、DBはドレインバスラ
イン,Dはドレイン電極,Sはソース電極,Eは表示電極、１
は絶縁性基板、10は表示領域を示す。
フロントページの続き (72)発明者 川井 悟 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭62−58226（ＪＰ，Ａ) 実開 昭61−50930（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】マトリクス状に配置された複数個の表示電
極（Ｅ）と、該表示電極に対応づけて配置された複数個
の薄膜トランジスタと、前記表示電極が形成するマトリ
クスの各行に対応して配置され、その行に属する薄膜ト
ランジスタのゲート電極（Ｇ）に接続するゲートバスラ
イン（GB1〜GBN）とを具備した表示パネルにおいて、 全ての薄膜トランジスタのゲート電極をバスライン間に
介在すべく、最も外側のゲートバスライン（GB1〜GBN）
のそれぞれに接続するゲート電極を、互いに対向する方
向に向けて配設したことを特徴とする薄膜トランジスタ
マトリクス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15975588A JPH0760234B2 (ja) | 1988-06-27 | 1988-06-27 | 薄膜トランジスタマトリクス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15975588A JPH0760234B2 (ja) | 1988-06-27 | 1988-06-27 | 薄膜トランジスタマトリクス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH027023A JPH027023A (ja) | 1990-01-11 |
| JPH0760234B2 true JPH0760234B2 (ja) | 1995-06-28 |
Family
ID=15700552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15975588A Expired - Fee Related JPH0760234B2 (ja) | 1988-06-27 | 1988-06-27 | 薄膜トランジスタマトリクス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0760234B2 (ja) |
-
1988
- 1988-06-27 JP JP15975588A patent/JPH0760234B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH027023A (ja) | 1990-01-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |