JPH027024A - 薄膜トランジスタマトリクス - Google Patents
薄膜トランジスタマトリクスInfo
- Publication number
- JPH027024A JPH027024A JP63159756A JP15975688A JPH027024A JP H027024 A JPH027024 A JP H027024A JP 63159756 A JP63159756 A JP 63159756A JP 15975688 A JP15975688 A JP 15975688A JP H027024 A JPH027024 A JP H027024A
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- Japan
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- gate
- bus line
- lines
- gate bus
- gbn
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- 239000010409 thin film Substances 0.000 title claims abstract description 10
- 230000007547 defect Effects 0.000 abstract description 10
- 238000004519 manufacturing process Methods 0.000 abstract description 10
- 239000004973 liquid crystal related substance Substances 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract description 2
- 239000010408 film Substances 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
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Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
アクティブマトリクス型液晶表示装置等の表示パネルを
駆動するための、薄膜トランジスタマトリクスに関し、 特定のゲートバスライン上でＴＰＴの不良発生率が高く
なることを防止することを目的とし、７トリクス状に配
置された複数個の表示電極（Ｅ）と、該表示電極に対応
づけられて配置された複数個の薄膜トランジスタと、前
記表示電極が形成するマトリクスの各行ごとに配置され
、その行に属する薄Ｉ’Ｓ ）ランジスタのゲート電極
に接続するゲートバスライン（６Ｂ、〜ＧＢ、 ）とを
具備した表示パネルにおいて、全ての）′！ｉ膜トラン
ジスタのゲート電極をバスライン間に介在すべく、一方
の最外側ゲートバスライン（ＧＢ、 ）の外側に、ダミ
ーハスライン（ＤＭＢ）を配設した構成とする。
駆動するための、薄膜トランジスタマトリクスに関し、 特定のゲートバスライン上でＴＰＴの不良発生率が高く
なることを防止することを目的とし、７トリクス状に配
置された複数個の表示電極（Ｅ）と、該表示電極に対応
づけられて配置された複数個の薄膜トランジスタと、前
記表示電極が形成するマトリクスの各行ごとに配置され
、その行に属する薄Ｉ’Ｓ ）ランジスタのゲート電極
に接続するゲートバスライン（６Ｂ、〜ＧＢ、 ）とを
具備した表示パネルにおいて、全ての）′！ｉ膜トラン
ジスタのゲート電極をバスライン間に介在すべく、一方
の最外側ゲートバスライン（ＧＢ、 ）の外側に、ダミ
ーハスライン（ＤＭＢ）を配設した構成とする。
本発明は、アクティブマトリクス型液晶表示装置等の表
示パネルを駆動するための、薄膜トランジスタマトリク
スに関する。
示パネルを駆動するための、薄膜トランジスタマトリク
スに関する。
上記表示パネルは、相互に交差する２種類のバスライン
から、走査信号と表示データを供給して各薄膜トランジ
スタ（ＴＰＴ）を駆動することにより、各画素をオンま
たはオフして表示を行っている。このような構成では、
上記２種類のバスラインと各ＴＦＴ間に短絡が生じると
、ＴＰＴマトリクスパネル型表示装置では致命的なライ
ン欠陥を発生する。
から、走査信号と表示データを供給して各薄膜トランジ
スタ（ＴＰＴ）を駆動することにより、各画素をオンま
たはオフして表示を行っている。このような構成では、
上記２種類のバスラインと各ＴＦＴ間に短絡が生じると
、ＴＰＴマトリクスパネル型表示装置では致命的なライ
ン欠陥を発生する。
上記表示パネルの例として、液晶表示装置の駆動に用い
られるスタガード型ＴＦＴ部の構造を、第３図（ａ）の
平面図、及び同図（ｂ）の断面図に示す。
られるスタガード型ＴＦＴ部の構造を、第３図（ａ）の
平面図、及び同図（ｂ）の断面図に示す。
図示したように、ゲート電極Ｇ及びこれに接続する走査
信号線となるゲートバスラインＧＢは、プラズマ化学気
相成長（Ｐ−ＣＶＤ）法によって形成されたゲート絶縁
膜２によって被覆され、その上にドレイン電極り、ソー
ス電極Ｓが形成されている。ソース電極Ｓは更にＩＴＯ
のような透明導電材料からなる表示電極Ｅと結合され、
ドレイン電極りはデータ線となるドレインバスラインＤ
Ｂと結合され、外部回路と接続するための端子に導出さ
れる。
信号線となるゲートバスラインＧＢは、プラズマ化学気
相成長（Ｐ−ＣＶＤ）法によって形成されたゲート絶縁
膜２によって被覆され、その上にドレイン電極り、ソー
ス電極Ｓが形成されている。ソース電極Ｓは更にＩＴＯ
のような透明導電材料からなる表示電極Ｅと結合され、
ドレイン電極りはデータ線となるドレインバスラインＤ
Ｂと結合され、外部回路と接続するための端子に導出さ
れる。
表示パネルにはこのような構成の表示画素が、ゲートバ
スラインＧＢの数をＮ本、ドレインバスラインＤＢの数
をＭ本とした場合、ＮＸＭ個配設される。そしてゲート
電極ＧはゲートバスラインＧｅｔに対して総て同一方向
に向くように形成され、各画素の配設ピッチを一様なら
しめている。
スラインＧＢの数をＮ本、ドレインバスラインＤＢの数
をＭ本とした場合、ＮＸＭ個配設される。そしてゲート
電極ＧはゲートバスラインＧｅｔに対して総て同一方向
に向くように形成され、各画素の配設ピッチを一様なら
しめている。
従って、第４図（８１の素子を多数配置したマトリクス
において、最左端のゲートバスラインＧＢを１番目で最
右端をＮ番目とすると、Ｎ番目のゲートバスラインＧＢ
に接続するゲート電極Ｇおよびこれが属する画素の右側
には、ゲートバスラインが存在しない。これに対して、
１番目〜Ｎ−１番目のデー１−バスラインＧＢに接続す
るゲート電極Ｇおよびこれが属する画素は、すべて２本
のゲートバスラインＧＢの間に位置する配置となる。
において、最左端のゲートバスラインＧＢを１番目で最
右端をＮ番目とすると、Ｎ番目のゲートバスラインＧＢ
に接続するゲート電極Ｇおよびこれが属する画素の右側
には、ゲートバスラインが存在しない。これに対して、
１番目〜Ｎ−１番目のデー１−バスラインＧＢに接続す
るゲート電極Ｇおよびこれが属する画素は、すべて２本
のゲートバスラインＧＢの間に位置する配置となる。
上記位置関係を有する従来のＴＰＴマトリクスパネルで
は、最右端ラインのＴＰＴの不良発生率が、他のライン
のＴＰＴの不良発生率より高い傾向にある。
は、最右端ラインのＴＰＴの不良発生率が、他のライン
のＴＰＴの不良発生率より高い傾向にある。
即ち、同一製造条件の下で同じＴＰＴマトリクスパネル
を複数個作成し、ゲートバスラインの番号に対するＴＰ
Ｔの不良発生数の分布を調べると、上記構成におけるＮ
番目（最終ライン）以外のゲートバスライン上では、不
良は０個か或いはたまに発生してもたかだか１個であっ
て、しかも２個以上のパネルにわたって同一番号のゲー
トバスライン上で不良が発生することは殆どない。
を複数個作成し、ゲートバスラインの番号に対するＴＰ
Ｔの不良発生数の分布を調べると、上記構成におけるＮ
番目（最終ライン）以外のゲートバスライン上では、不
良は０個か或いはたまに発生してもたかだか１個であっ
て、しかも２個以上のパネルにわたって同一番号のゲー
トバスライン上で不良が発生することは殆どない。
これに対しＮ番目のゲートバスライン上では、複数個の
ＴＦＴ不良が発生したり、複数個のパネルにわたってＴ
ＰＴの不良が発生することがある。
ＴＦＴ不良が発生したり、複数個のパネルにわたってＴ
ＰＴの不良が発生することがある。
この理由は定かではないが、ゲート絶縁膜２等のＰ−Ｃ
ＶＤ法で形成された薄膜上に積層されたドレイン電極り
、ソース電極Ｓ等を、ドライエツチングする際やレジス
ト剥離の最終工程でスピン乾燥する際などに、電荷がド
レイン・ソースに蓄積し、ゲート電極との間に電位差が
発生する。
ＶＤ法で形成された薄膜上に積層されたドレイン電極り
、ソース電極Ｓ等を、ドライエツチングする際やレジス
ト剥離の最終工程でスピン乾燥する際などに、電荷がド
レイン・ソースに蓄積し、ゲート電極との間に電位差が
発生する。
上述の如（ゲート電極ＧはゲートバスラインＧＢに対し
てどのラインも同一方向に向いて形成されているので、
ＮＸＭ個の画素のうち、Ｎ番目のゲートバスライン上の
ゲート電極Ｇのみは、全ゲートハスラインの外側に位置
していて、ゲート電極Ｇが向いた方向にはゲートバスラ
インが存在しない。因みに、他のゲートバスラインに属
するゲート電極Ｇは、すべて２本のゲートバスラインに
挟まれている。
てどのラインも同一方向に向いて形成されているので、
ＮＸＭ個の画素のうち、Ｎ番目のゲートバスライン上の
ゲート電極Ｇのみは、全ゲートハスラインの外側に位置
していて、ゲート電極Ｇが向いた方向にはゲートバスラ
インが存在しない。因みに、他のゲートバスラインに属
するゲート電極Ｇは、すべて２本のゲートバスラインに
挟まれている。
これが上述のＴＰＴの不良発生率の差を生じる原因のよ
うに考えられる。つまり、ゲート電極Ｇが２本のゲー！
・ハスラインＧＢ間に挟まれているときは、上記電位差
が局部的にＰ−ＣＶＤ膜の絶縁耐圧より高くなるような
場合に、ゲートバスラインが何らかの保護の役割を果た
し、絶縁破壊を生じるのを防止するのに対し、一方にゲ
ートバスラインが存在しないＮ番目のゲートバスライン
上のゲート電極Ｇには、上記保護がないためｐ−ｃｖＤ
膜の絶縁破壊を引き起こすものと解される。
うに考えられる。つまり、ゲート電極Ｇが２本のゲー！
・ハスラインＧＢ間に挟まれているときは、上記電位差
が局部的にＰ−ＣＶＤ膜の絶縁耐圧より高くなるような
場合に、ゲートバスラインが何らかの保護の役割を果た
し、絶縁破壊を生じるのを防止するのに対し、一方にゲ
ートバスラインが存在しないＮ番目のゲートバスライン
上のゲート電極Ｇには、上記保護がないためｐ−ｃｖＤ
膜の絶縁破壊を引き起こすものと解される。
このようにＮ番目すなわち最終ラインのゲートバスライ
ン上のＴＦＴの不良発生率は、他のラインと比較して特
異的である。
ン上のＴＦＴの不良発生率は、他のラインと比較して特
異的である。
本発明は、特定のゲートバスライン上でＴＰＴの不良発
生率が異常に高くなることを防止することを目的とする
。
生率が異常に高くなることを防止することを目的とする
。
第１図に本発明の構成を示す。
本発明は、Ｎ〔行〕×Ｍ〔列〕のＴＰＴマトリックスに
おいて、Ｎ番目（最終ライン）のゲートバスラインＧＢ
Ｎに接続するゲート電極Ｇが、表示領域の外側を向いて
いるものとする。この場合、Ｎ番目のゲートバスライン
ＧＢ、から見て、表示領域の外側の、次位のゲートバス
ライン配設位置。
おいて、Ｎ番目（最終ライン）のゲートバスラインＧＢ
Ｎに接続するゲート電極Ｇが、表示領域の外側を向いて
いるものとする。この場合、Ｎ番目のゲートバスライン
ＧＢ、から見て、表示領域の外側の、次位のゲートバス
ライン配設位置。
つまりＮ＋１番目のゲートバスラインの位置に、ダミー
バスラインＤＭＢを配置する。
バスラインＤＭＢを配置する。
Ｎ〔行〕×Ｍ〔列〕のマトリックスパネルにおいて、表
示に必要なＮ本のゲートバスラインＧＢ１〜ＧＢＮの外
側に、少なくとも１本のダミーバスラインを形成したこ
とにより、Ｎ本のゲートバスラインがゲートバスライン
ＧＢＩ−ＧＢＮ−□に接続するゲート電極を保護するの
と同様に、Ｎ番目のゲートバスラインＧＢＮに接続する
ゲート電極を保護するので、Ｎ番１］のゲートバスライ
ンＧＩＮ上のＴＰＴの不良発生率は他のラインと同様に
低下し、ＴＰＴマトリックスの製造歩留が向上する。
示に必要なＮ本のゲートバスラインＧＢ１〜ＧＢＮの外
側に、少なくとも１本のダミーバスラインを形成したこ
とにより、Ｎ本のゲートバスラインがゲートバスライン
ＧＢＩ−ＧＢＮ−□に接続するゲート電極を保護するの
と同様に、Ｎ番目のゲートバスラインＧＢＮに接続する
ゲート電極を保護するので、Ｎ番１］のゲートバスライ
ンＧＩＮ上のＴＰＴの不良発生率は他のラインと同様に
低下し、ＴＰＴマトリックスの製造歩留が向上する。
なお、ダミーバスラインＤＭＢには、ゲート電極を接続
する必要はなく、直線状の形状でよい。
する必要はなく、直線状の形状でよい。
以下本発明の一実施例を第２図により説明する。
同図のＢで示す円内の図は、Ａ部を拡大して示す図であ
る。
る。
Ｎ行×Ｍ列のＴＰＴマトリックスを形成するには、Ｎ本
のゲートバスラインＧＢ、〜ＧＢＮを必要とする。本実
施例ではこれらゲートバスラインＧＢ。
のゲートバスラインＧＢ、〜ＧＢＮを必要とする。本実
施例ではこれらゲートバスラインＧＢ。
〜ＧＢ、に加えて、ダミーバスラインＤＭＢを配置した
。その位置は、マトリクスがＮ＋１行であった場合に、
Ｎ＋１番目のゲートバスラインＧＢ、、ｌが配置される
位置とする。
。その位置は、マトリクスがＮ＋１行であった場合に、
Ｎ＋１番目のゲートバスラインＧＢ、、ｌが配置される
位置とする。
ゲート電［Ｇはすべて同一方向を向き、ゲートバスライ
ンから図の右側に向けて突出する如く形成した。従って
最終行のゲートバスラインＧＢ、に接続するゲート電極
Ｇの向く方向には、本来ゲートバスラインは存在しなか
ったのを、本実施例ではダミーバスラインＤＭＢを配置
したことによって、ゲート電極Ｇはすべて２本のバスラ
イン間に挟まれた構成となる。
ンから図の右側に向けて突出する如く形成した。従って
最終行のゲートバスラインＧＢ、に接続するゲート電極
Ｇの向く方向には、本来ゲートバスラインは存在しなか
ったのを、本実施例ではダミーバスラインＤＭＢを配置
したことによって、ゲート電極Ｇはすべて２本のバスラ
イン間に挟まれた構成となる。
上記ダミーバスラインＤＩ’ｌＢを本実施例では直線状
としたが、これに変えてゲートバスラインＧＢ。
としたが、これに変えてゲートバスラインＧＢ。
〜ＧＢＮと同一パターンとしてもよい。このようにした
場合、ゲートバスラインとダミーバスラインを一つのパ
ターンで形成できるので、製造上便利ではあるが、ダミ
ーバスラインＤＭＢに接続するゲート電極Ｇは、実際に
はＴ Ｐ Ｔマトリクスの動作には何ら関係しない。ま
た、表示には不必要なダミーバスラインＤＭＢのゲート
電極に短絡欠陥が生じた場合、この短絡部を切断する修
正作業が必要となるなどの付随する問題を生じるので、
ダミーバスラインＤＭＢは本質的に必要な部分のみとす
る方が好ましい。
場合、ゲートバスラインとダミーバスラインを一つのパ
ターンで形成できるので、製造上便利ではあるが、ダミ
ーバスラインＤＭＢに接続するゲート電極Ｇは、実際に
はＴ Ｐ Ｔマトリクスの動作には何ら関係しない。ま
た、表示には不必要なダミーバスラインＤＭＢのゲート
電極に短絡欠陥が生じた場合、この短絡部を切断する修
正作業が必要となるなどの付随する問題を生じるので、
ダミーバスラインＤＭＢは本質的に必要な部分のみとす
る方が好ましい。
以上のように構成したことにより、本実施例では、すべ
てのゲート電極Ｇが２本のバスラインに挟まれ、製造工
程中にバスラインにより保護されるので、特定のゲート
バスラインにＴＦＴ不良が発生するという特異現象がな
くなり、ＴＰＴマトリクスの製造歩留が向トした。従っ
て、液晶表示パネル等へ適用すれば高品質が得られると
いう効果がある。
てのゲート電極Ｇが２本のバスラインに挟まれ、製造工
程中にバスラインにより保護されるので、特定のゲート
バスラインにＴＦＴ不良が発生するという特異現象がな
くなり、ＴＰＴマトリクスの製造歩留が向トした。従っ
て、液晶表示パネル等へ適用すれば高品質が得られると
いう効果がある。
以上説明した如く本発明によれば、製造工程中の静電気
による絶縁破壊が減少し、薄膜トランジスタマトリクス
の製造歩留が向トする。
による絶縁破壊が減少し、薄膜トランジスタマトリクス
の製造歩留が向トする。
第１図は本発明の詳細説明
第２図は本発明の詳細な説明図、
第３図はＴ Ｔ？ ｉ”マトリクスの構造説明図である
。 図において、Ｇはゲート電極、ＧＢ、 ＧＢ ＋ 、
ＧＢｚ。 ＧＢＮはゲートバ′スライン、ＤＢはドレインバスライ
ン、Ｄはドレイン電極、Ｓはソース電極、Ｅは表示電極
、■は絶縁性基板、１０は表示領域を示す。 本発明の一実施例構成説明図 第２図 ＴＰＴマトリクスの構造説明図 ＄ ３ 図
。 図において、Ｇはゲート電極、ＧＢ、 ＧＢ ＋ 、
ＧＢｚ。 ＧＢＮはゲートバ′スライン、ＤＢはドレインバスライ
ン、Ｄはドレイン電極、Ｓはソース電極、Ｅは表示電極
、■は絶縁性基板、１０は表示領域を示す。 本発明の一実施例構成説明図 第２図 ＴＰＴマトリクスの構造説明図 ＄ ３ 図
Claims (1)
- 【特許請求の範囲】 マトリクス状に配置された複数個の表示電極（Ｅ）と、
該表示電極に対応づけられて配置された複数個の薄膜ト
ランジスタと、前記表示電極が形成するマトリクスの各
行ごとに配置され、その行に属する薄膜トランジスタの
ゲート電極に接続するゲートバスライン（ＧＢ＿１〜Ｇ
Ｂ＿Ｎ）とを具備した表示パネルにおいて、 全ての薄膜トランジスタのゲート電極をバスライン介在
すべく、一方の最外側ゲートバスライン（ＧＢ＿Ｎ）の
外側に、ダミーバスライン（ＤＭＢ）を配設したことを
特徴とする薄膜トランジスタマトリクス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63159756A JPH027024A (ja) | 1988-06-27 | 1988-06-27 | 薄膜トランジスタマトリクス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63159756A JPH027024A (ja) | 1988-06-27 | 1988-06-27 | 薄膜トランジスタマトリクス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH027024A true JPH027024A (ja) | 1990-01-11 |
Family
ID=15700576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63159756A Pending JPH027024A (ja) | 1988-06-27 | 1988-06-27 | 薄膜トランジスタマトリクス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH027024A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6333771B1 (en) | 1997-12-26 | 2001-12-25 | Sharp Kabushiki Kaisha | Liquid crystal display device capable of reducing the influence of parasitic capacities |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6150930B2 (ja) * | 1980-03-31 | 1986-11-06 | Union Carbide Corp | |
| JPS6258226A (ja) * | 1985-09-09 | 1987-03-13 | Seiko Epson Corp | 液晶表示体 |
-
1988
- 1988-06-27 JP JP63159756A patent/JPH027024A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6150930B2 (ja) * | 1980-03-31 | 1986-11-06 | Union Carbide Corp | |
| JPS6258226A (ja) * | 1985-09-09 | 1987-03-13 | Seiko Epson Corp | 液晶表示体 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6333771B1 (en) | 1997-12-26 | 2001-12-25 | Sharp Kabushiki Kaisha | Liquid crystal display device capable of reducing the influence of parasitic capacities |
| US6608655B2 (en) | 1997-12-26 | 2003-08-19 | Sharp Kabushiki Kaisha | Liquid crystal display device including identical shape dummy wire surrounding each pixel and capable of reducing the influence of parasitic capacities |
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