JPH0759046B2 - 波形等化装置 - Google Patents
波形等化装置Info
- Publication number
- JPH0759046B2 JPH0759046B2 JP12448690A JP12448690A JPH0759046B2 JP H0759046 B2 JPH0759046 B2 JP H0759046B2 JP 12448690 A JP12448690 A JP 12448690A JP 12448690 A JP12448690 A JP 12448690A JP H0759046 B2 JPH0759046 B2 JP H0759046B2
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- Japan
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- signal
- memory
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- Picture Signal Circuits (AREA)
- Television Systems (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はテレビジョン信号に代表される映像信号の伝送
歪を除去する波形等化装置に関する。
歪を除去する波形等化装置に関する。
［従来の技術］ 高品位テレビジョン（HDTV信号）の伝送方式としてMUSE
方式が知られている。このMUSE方式はサンプル値を伝送
する方式であるため、伝送特性がナイキスト特性からは
ずれるような歪を受けると、符号間干渉が発生し、再生
画面上にリンギング等の妨害が発生する。この波形歪を
除去し、リンギングをなくすため、波形等化装置を用い
ることが提案されている（例えば、「MUSEデコーダ用波
形等化器の開発」、テレビジョン学会誌、Vol.44,No.
2、pp.173乃至178、1990年）。
方式が知られている。このMUSE方式はサンプル値を伝送
する方式であるため、伝送特性がナイキスト特性からは
ずれるような歪を受けると、符号間干渉が発生し、再生
画面上にリンギング等の妨害が発生する。この波形歪を
除去し、リンギングをなくすため、波形等化装置を用い
ることが提案されている（例えば、「MUSEデコーダ用波
形等化器の開発」、テレビジョン学会誌、Vol.44,No.
2、pp.173乃至178、1990年）。
第３図はこのような場合に用いられる従来の波形等化装
置の一例の構成を示すブロック図である。
置の一例の構成を示すブロック図である。
図示せぬチューナにより検波されたMUSE信号（第４図
Ａ）は、端子１よりA/Dコンバータ２に入力され、A/D変
換される。A/D変換された信号は遅延回路３により所定
時間（後述するフィルタ５の処理時間に対応する時間）
遅延された後、加算器４に入力される。
Ａ）は、端子１よりA/Dコンバータ２に入力され、A/D変
換される。A/D変換された信号は遅延回路３により所定
時間（後述するフィルタ５の処理時間に対応する時間）
遅延された後、加算器４に入力される。
A/D変換された信号はまた、フィルタ５に入力され、係
数レジスタ13より入力される係数と畳込み処理され、補
正信号とされる。この補正信号は、スイッチ15を介して
加算器４に入力される。加算器４は２入力を加算し、伝
送歪を除去した信号を出力する。加算器４の出力はMUSE
デコーダ７に入力され、デコードされた後、図示せぬ回
路に出力される。
数レジスタ13より入力される係数と畳込み処理され、補
正信号とされる。この補正信号は、スイッチ15を介して
加算器４に入力される。加算器４は２入力を加算し、伝
送歪を除去した信号を出力する。加算器４の出力はMUSE
デコーダ７に入力され、デコードされた後、図示せぬ回
路に出力される。
加算器４の出力の一部は、波形等化のために映像信号中
に時分割多重されている基準信号（VIT信号）を抽出す
るVIT信号抽出回路８に供給される。VIT信号抽出回路８
により抽出された基準信号は誤差検出回路９に入力さ
れ、固定基準信号と比較される。誤差検出回路９は抽出
基準信号と固定基準信号との誤差信号を検出し、係数演
算回路10と評価回路11に出力する。
に時分割多重されている基準信号（VIT信号）を抽出す
るVIT信号抽出回路８に供給される。VIT信号抽出回路８
により抽出された基準信号は誤差検出回路９に入力さ
れ、固定基準信号と比較される。誤差検出回路９は抽出
基準信号と固定基準信号との誤差信号を検出し、係数演
算回路10と評価回路11に出力する。
係数演算回路10は入力された誤差信号に対応して所定の
係数を演算し、転送回路12を介して係数レジスタ13に供
給する。
係数を演算し、転送回路12を介して係数レジスタ13に供
給する。
評価回路11は誤差信号を所定の基準値と比較し、その誤
差が充分小さいとき（歪が充分抑圧され、最終的な係数
が求められたと判断されるとき）、論理Ｈの信号を、そ
の他のとき論理Ｌの信号を、それぞれオア回路14を介し
てスイッチ15に出力する。
差が充分小さいとき（歪が充分抑圧され、最終的な係数
が求められたと判断されるとき）、論理Ｈの信号を、そ
の他のとき論理Ｌの信号を、それぞれオア回路14を介し
てスイッチ15に出力する。
一方、タイミング発生回路６は、遅延回路３が出力する
信号の一部の供給を受け、種々のタイミング信号を生成
する。VIT信号抽出回路８には基準信号を抽出するため
のタイミング信号が供給される。また、スイッチ15には
オア回路14を介して、VIT信号が挿入されている期間
（第１および第２ライン）論理Ｈの信号が、その他の期
間論理Ｌの信号が、それぞれ供給される（第４図Ｂ）。
信号の一部の供給を受け、種々のタイミング信号を生成
する。VIT信号抽出回路８には基準信号を抽出するため
のタイミング信号が供給される。また、スイッチ15には
オア回路14を介して、VIT信号が挿入されている期間
（第１および第２ライン）論理Ｈの信号が、その他の期
間論理Ｌの信号が、それぞれ供給される（第４図Ｂ）。
スイッチ15は接点Ｌ側に切換えられたとき、補正信号を
０にする。すなわち、このとき、遅延回路３から加算聞
４に入力された信号が、そのまま（歪が補正されないま
ま）出力される。
０にする。すなわち、このとき、遅延回路３から加算聞
４に入力された信号が、そのまま（歪が補正されないま
ま）出力される。
このように、各フレームのうち、VIT信号が発生してい
る期間、スイッチ15を接点Ｈ側に切換え、係数を演算
し、その係数により処理された結果を評価回路11で評価
する。VIT信号期間に適切な係数が得られないとき、VIT
信号期間が終了したタイミングでスイッチ15は接点Ｌ側
に切換えられる。このような動作が、歪が充分抑圧され
るまで繰返される。すなわち、反復法により係数が演算
される。
る期間、スイッチ15を接点Ｈ側に切換え、係数を演算
し、その係数により処理された結果を評価回路11で評価
する。VIT信号期間に適切な係数が得られないとき、VIT
信号期間が終了したタイミングでスイッチ15は接点Ｌ側
に切換えられる。このような動作が、歪が充分抑圧され
るまで繰返される。すなわち、反復法により係数が演算
される。
歪を充分抑圧する係数が求められたとき、VIT信号の期
間に拘らず、スイッチ15が接点Ｈ側に切換えられ、歪を
除去した映像信号が出力される。
間に拘らず、スイッチ15が接点Ｈ側に切換えられ、歪を
除去した映像信号が出力される。
その結果、係数を演算している期間（最終的な係数がま
だ求められていない期間）に、係数が変更される毎に画
像がちらついたり、不適切な係数で処理され、劣化した
画像が表示されるようなことが防止される。
だ求められていない期間）に、係数が変更される毎に画
像がちらついたり、不適切な係数で処理され、劣化した
画像が表示されるようなことが防止される。
［発明が解決しようとする課題］ しかしながら、従来の装置においては、評価回路11によ
り充分な評価が得られるまでの間、画像を全く補正する
ことができない問題点があった。
り充分な評価が得られるまでの間、画像を全く補正する
ことができない問題点があった。
また、最適な係数が一旦設定されると、その後、伝送特
性が変化し、歪が再び増加したとしても、係数が変更さ
れないという問題点があった。この場合、例えば、歪が
増加したとき、一旦設定した係数をリセットし、係数演
算をやり直すことも考えられるが、新たな係数が求めら
れるまでの期間、補正されない画像が表示されることに
なり、好ましくない。
性が変化し、歪が再び増加したとしても、係数が変更さ
れないという問題点があった。この場合、例えば、歪が
増加したとき、一旦設定した係数をリセットし、係数演
算をやり直すことも考えられるが、新たな係数が求めら
れるまでの期間、補正されない画像が表示されることに
なり、好ましくない。
本発明はこのような状況に鑑みてなされたもので、係数
演算途中においても、歪をある程度抑圧することができ
るようになったとき、画像を補正することができるよう
にし、また、現在の補正をリセットすることなく、新た
な係数を演算することができるようにするものである。
演算途中においても、歪をある程度抑圧することができ
るようになったとき、画像を補正することができるよう
にし、また、現在の補正をリセットすることなく、新た
な係数を演算することができるようにするものである。
［課題を解決するための手段］ 本発明の波形等化装置は、映像信号と所定の係数を畳込
み処理するフィルタと、映像信号に時分割多重されてい
る波形等化用の基準信号を抽出する基準信号抽出回路
と、基準信号抽出回路の出力と固定基準信号とを比較
し、その誤差信号を出力する誤差検出回路と、誤差検出
回路の出力に対応して係数を演算する係数演算回路と、
誤差検出回路の出力を評価する評価回路と、係数演算回
路が出力する係数を記憶する第１のメモリと、評価回路
の出力に対応して係数演算回路が出力する係数を記憶す
る第２のメモリと、基準信号が包含されている期間にお
いては第１のメモリに記憶されている係数を選択し、そ
の他の期間においては第２のメモリに記憶されている係
数を選択し、フィルタに供給するスイッチとを備えるこ
とを特徴とする。
み処理するフィルタと、映像信号に時分割多重されてい
る波形等化用の基準信号を抽出する基準信号抽出回路
と、基準信号抽出回路の出力と固定基準信号とを比較
し、その誤差信号を出力する誤差検出回路と、誤差検出
回路の出力に対応して係数を演算する係数演算回路と、
誤差検出回路の出力を評価する評価回路と、係数演算回
路が出力する係数を記憶する第１のメモリと、評価回路
の出力に対応して係数演算回路が出力する係数を記憶す
る第２のメモリと、基準信号が包含されている期間にお
いては第１のメモリに記憶されている係数を選択し、そ
の他の期間においては第２のメモリに記憶されている係
数を選択し、フィルタに供給するスイッチとを備えるこ
とを特徴とする。
［作用］ 上記構成の波形等化装置においては、評価回路により評
価された係数と、評価されない係数とを、選択してフィ
ルタに供給することができる。従って、係数の演算途中
においても画像を補正することができ、また、現在の補
正を解除せずに、新たな係数を演算することができる。
価された係数と、評価されない係数とを、選択してフィ
ルタに供給することができる。従って、係数の演算途中
においても画像を補正することができ、また、現在の補
正を解除せずに、新たな係数を演算することができる。
［実施例］ 次に、本発明の波形等化装置の一実施例について図を参
照して説明する。
照して説明する。
第１図は本発明の波形等化装置の一実施例の構成を示す
ブロック図であり、第３図における場合と対応する部分
には同一の符号を付してあり、その説明は適宜省略す
る。
ブロック図であり、第３図における場合と対応する部分
には同一の符号を付してあり、その説明は適宜省略す
る。
本実施例においては、係数演算回路10の出力がメモリ21
（第１のメモリ）に一旦記憶され、メモリ21より読出さ
れたデータが転送回路22を介してメモリ23（第２のメモ
リ）に記憶されるようになっている。メモリ21または23
に記憶されたデータが、スイッチ24を介して転送回路12
に供給されている。転送倍路12とスイッチ24はタイミン
グ発生回路６により制御される。転送回路22は評価回路
11により制御されている。
（第１のメモリ）に一旦記憶され、メモリ21より読出さ
れたデータが転送回路22を介してメモリ23（第２のメモ
リ）に記憶されるようになっている。メモリ21または23
に記憶されたデータが、スイッチ24を介して転送回路12
に供給されている。転送倍路12とスイッチ24はタイミン
グ発生回路６により制御される。転送回路22は評価回路
11により制御されている。
第３図におけるオア回路14とスイッチ15は省略されてい
る。
る。
その他の構成は第３図における場合と同様である。
次に、その動作を説明する。
上述した場合と同様に、端子１に入力されたMUSE信号
（第２図Ａ）はA/Dコンバータ２によりA/D変換され、遅
延回路３により所定時間遅延された後、タイミング発生
回路６に供給される。タイミング発生回路６はこの入力
信号から種々のタイミング信号を生成し、VIT信号抽出
回路８、スイッチ24、転送回路12に出力する。
（第２図Ａ）はA/Dコンバータ２によりA/D変換され、遅
延回路３により所定時間遅延された後、タイミング発生
回路６に供給される。タイミング発生回路６はこの入力
信号から種々のタイミング信号を生成し、VIT信号抽出
回路８、スイッチ24、転送回路12に出力する。
VIT信号抽出回路８により抽出された基準信号は誤差検
出回路９に入力され、固定基準信号と比較される。誤差
検出回路９が出力する誤差信号は係数演算回路10と評価
回路11に入力される。
出回路９に入力され、固定基準信号と比較される。誤差
検出回路９が出力する誤差信号は係数演算回路10と評価
回路11に入力される。
係数演算回路10は入力された誤差信号に対応する係数を
演算する。この係数は当初クリアされているメモリ21に
書込まれる。評価回路11は誤差検出回路９が出力する誤
差信号を監視し、既に設定されている係数による誤差信
号の評価値より、新たに演算された係数により誤差信号
の評価値の方が小さいとき（歪が小さいとき）、転送回
路22を制御し、メモリ21に記録されているその係数を、
当初クリアされているメモリ23に転送させる。
演算する。この係数は当初クリアされているメモリ21に
書込まれる。評価回路11は誤差検出回路９が出力する誤
差信号を監視し、既に設定されている係数による誤差信
号の評価値より、新たに演算された係数により誤差信号
の評価値の方が小さいとき（歪が小さいとき）、転送回
路22を制御し、メモリ21に記録されているその係数を、
当初クリアされているメモリ23に転送させる。
スイッチ24はタイミング発生回路６が出力する制御信号
（第２図Ｂ）により、基準信号が存在する第１および第
２ラインと、それに続く第３ラインの３ラインの期間、
接点Ｈ側（メモリ23側）に切換えられ、その他の期間、
接点Ｌ側に切換えられる。また、転送回路12は、基準信
号が発生する直前のライン（第1125ライン）と、直後の
ライン（第３ライン）において、タイミング発生回路６
が出力する制御信号（第２図Ｃ）の立上がりエッジのタ
イミングで、そのときスイッチ24に接続されているメモ
リ21または23のデータを、係数レジスタ13へ転送する。
（第２図Ｂ）により、基準信号が存在する第１および第
２ラインと、それに続く第３ラインの３ラインの期間、
接点Ｈ側（メモリ23側）に切換えられ、その他の期間、
接点Ｌ側に切換えられる。また、転送回路12は、基準信
号が発生する直前のライン（第1125ライン）と、直後の
ライン（第３ライン）において、タイミング発生回路６
が出力する制御信号（第２図Ｃ）の立上がりエッジのタ
イミングで、そのときスイッチ24に接続されているメモ
リ21または23のデータを、係数レジスタ13へ転送する。
従って、基準信号はメモリ21に記憶されている係数でフ
ィルタリングされ、反復法による係数の演算は、メモリ
21の係数で補正された基準信号を用いて行なわれる。
ィルタリングされ、反復法による係数の演算は、メモリ
21の係数で補正された基準信号を用いて行なわれる。
基準信号の挿入期間が過ぎたとき、メモリ23に記憶され
ている係数で補正が行なわれる。
ている係数で補正が行なわれる。
その結果、係数演算の途中においても、また、伝送特性
が変化して係数演算をやり直す場合においても、歪が抑
圧される方向であれば、画像が補正されることになる。
が変化して係数演算をやり直す場合においても、歪が抑
圧される方向であれば、画像が補正されることになる。
このように、基準信号期間と画像信号期間において、係
数レジスタ13の値を入換えることにより、フィルタ２系
統ある場合と同様の動作を実行させることができる。
数レジスタ13の値を入換えることにより、フィルタ２系
統ある場合と同様の動作を実行させることができる。
なお、本発明において、係数演算アルゴリズム、評価回
路の判断基準、係数の転送方法等は、自由に設定するこ
とができる。例えば、最初の係数演算を時間の短いアル
ゴリズムで行い、画像にひとまず補正をかけるように
し、その後、計算時間が長くとも、波形等化特性の精度
の高いアルゴリズムを用いて、より一層歪を除去するよ
うにすることもできる。
路の判断基準、係数の転送方法等は、自由に設定するこ
とができる。例えば、最初の係数演算を時間の短いアル
ゴリズムで行い、画像にひとまず補正をかけるように
し、その後、計算時間が長くとも、波形等化特性の精度
の高いアルゴリズムを用いて、より一層歪を除去するよ
うにすることもできる。
［発明の効果］ 以上のように、本発明の波形等化装置によれば、評価回
路で評価の最も高かった係数と、これから評価しようと
する係数とを、選択してフィルタに供給するようにした
ので、係数の演算途中においても画像を補正することが
でき、また、伝送特性が経時変化した場合においても、
現在の補正を解除せずに、新たな係数を演算することが
できる。すなわち、常に最適な係数が与えられているの
で、常に画質の良い映像を楽しむことができる。
路で評価の最も高かった係数と、これから評価しようと
する係数とを、選択してフィルタに供給するようにした
ので、係数の演算途中においても画像を補正することが
でき、また、伝送特性が経時変化した場合においても、
現在の補正を解除せずに、新たな係数を演算することが
できる。すなわち、常に最適な係数が与えられているの
で、常に画質の良い映像を楽しむことができる。
第１図は本発明の波形等化装置の一実施例の構成を示す
ブロック図、第２図は第１図の実施例の動作を説明する
タイミングチャート、第３図は従来の波形等化装置の一
例の構成を示すブロック図、第４図は第３図の例の動作
を説明するタイミングチャートである。 ５……フィルタ、８……基準信号抽出回路、９……誤差
検出回路、10……係数演算回路、11……評価回路、21…
…メモリ（第１のメモリ）、23……メモリ（第２のメモ
リ）、24……スイッチ。
ブロック図、第２図は第１図の実施例の動作を説明する
タイミングチャート、第３図は従来の波形等化装置の一
例の構成を示すブロック図、第４図は第３図の例の動作
を説明するタイミングチャートである。 ５……フィルタ、８……基準信号抽出回路、９……誤差
検出回路、10……係数演算回路、11……評価回路、21…
…メモリ（第１のメモリ）、23……メモリ（第２のメモ
リ）、24……スイッチ。
Claims (1)
- 【請求項１】映像信号と所定の係数を畳込み処理するフ
ィルタと、 前記映像信号に時分割多重されている波形等化用の基準
信号を抽出する基準信号抽出回路と、 前記基準信号抽出回路の出力と固定基準信号とを比較
し、その誤差信号を出力する誤差検出回路と、 前記誤差検出回路の出力に対応して前記係数を演算する
係数演算回路と、 前記誤差検出回路の出力を評価する評価回路と、 前記係数演算回路が出力する前記係数を記憶する第１の
メモリと、 前記評価回路の出力に対応して前記係数演算回路が出力
する前記係数を記憶する第２のメモリと、 前記基準信号が包含されている期間においては前記第１
のメモリに記憶されている前記係数を選択し、その他の
期間においては前記第２のメモリに記憶されている前記
係数を選択し、前記フィルタに供給するスイッチとを備
えることを特徴とする波形等化装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12448690A JPH0759046B2 (ja) | 1990-05-14 | 1990-05-14 | 波形等化装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12448690A JPH0759046B2 (ja) | 1990-05-14 | 1990-05-14 | 波形等化装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0420086A JPH0420086A (ja) | 1992-01-23 |
| JPH0759046B2 true JPH0759046B2 (ja) | 1995-06-21 |
Family
ID=14886706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12448690A Expired - Fee Related JPH0759046B2 (ja) | 1990-05-14 | 1990-05-14 | 波形等化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0759046B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06334900A (ja) * | 1993-05-20 | 1994-12-02 | Victor Co Of Japan Ltd | 波形等化装置 |
| US6838810B1 (en) | 1997-03-21 | 2005-01-04 | Chunghwa Picture Tubes, Ltd. | Flat-panel display mounting system for portable computer |
| US7492421B1 (en) | 1997-07-03 | 2009-02-17 | Lg Display Co., Ltd. | Case for liquid crystal display |
-
1990
- 1990-05-14 JP JP12448690A patent/JPH0759046B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0420086A (ja) | 1992-01-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |