JPH0758215A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0758215A JPH0758215A JP5225093A JP22509393A JPH0758215A JP H0758215 A JPH0758215 A JP H0758215A JP 5225093 A JP5225093 A JP 5225093A JP 22509393 A JP22509393 A JP 22509393A JP H0758215 A JPH0758215 A JP H0758215A
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
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- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
［目的］セレクト線とその付近のビット線対との間に存
在する寄生容量をも平衡させて、メモリセルからの記憶
情報のセンシングを安定確実に行う。 ［構成］各Ｙセレクト線ＹＳは、同時にセンシングされ
る４つのビット線対（８本のビット線ないしビット補
線）の領域内で、捻り部ＴＷをもたずに互いに平行にま
っすぐ延在するビット線対の双方に均等に掛かる位置に
配置される。第１組のビット線対（ＢＬ0 ，ＢＬ0-）〜
（ＢＬ3 ，ＢＬ3-）の領域内では、ビット線対（ＢＬ1
，ＢＬ1-）の他に、捻り部ＴＷを有するビット線対
（ＢＬ0 ，ＢＬ0-）および（ＢＬ2 ，ＢＬ2-）がＹセレ
クト線ＹＳ0 に対して実質的に容量結合される。これら
のビット線対においては、Ｙセレクト線ＹＳ0 に対する
寄生容量がビット線とビット補線との間で平衡してい
る。
在する寄生容量をも平衡させて、メモリセルからの記憶
情報のセンシングを安定確実に行う。 ［構成］各Ｙセレクト線ＹＳは、同時にセンシングされ
る４つのビット線対（８本のビット線ないしビット補
線）の領域内で、捻り部ＴＷをもたずに互いに平行にま
っすぐ延在するビット線対の双方に均等に掛かる位置に
配置される。第１組のビット線対（ＢＬ0 ，ＢＬ0-）〜
（ＢＬ3 ，ＢＬ3-）の領域内では、ビット線対（ＢＬ1
，ＢＬ1-）の他に、捻り部ＴＷを有するビット線対
（ＢＬ0 ，ＢＬ0-）および（ＢＬ2 ，ＢＬ2-）がＹセレ
クト線ＹＳ0 に対して実質的に容量結合される。これら
のビット線対においては、Ｙセレクト線ＹＳ0 に対する
寄生容量がビット線とビット補線との間で平衡してい
る。
Description
【０００１】
【産業上の利用分野】本発明は、ランダムアクセスメモ
リ（ＲＡＭ）のメモリセル・アレイ構造に係り、特にビ
ット線およびセレクト線の配置構造に関する。
リ（ＲＡＭ）のメモリセル・アレイ構造に係り、特にビ
ット線およびセレクト線の配置構造に関する。
【０００２】
【従来の技術】一般に、ダイナミックＲＡＭ（ＤＲＡ
Ｍ）のメモリセル・アレイにおいては、図５に示すよう
に、各行または各列毎に設けられた差動形のセンスアン
プＳＡiにビット線対（ビット線／ビット補線）ＢＬi
，ＢＬi-が接続され、ビット線ＢＬi と奇数番目のワ
ード線ＷＬ1,ＷＬ3,ＷＬ5,…との交差位置に奇数列のメ
モリセルＭＣi,1 ，ＭＣi,3 ，ＭＣi,5 …が配置（接
続）され、ビット補線ＢＬi-と偶数番目のワード線ＷＬ
0,ＷＬ2,ＷＬ4,…との交差位置に偶数列のメモリセルＭ
Ｃi,0 ，ＭＣi,2 ，ＭＣi,4 ，…が配置（接続）され
る。
Ｍ）のメモリセル・アレイにおいては、図５に示すよう
に、各行または各列毎に設けられた差動形のセンスアン
プＳＡiにビット線対（ビット線／ビット補線）ＢＬi
，ＢＬi-が接続され、ビット線ＢＬi と奇数番目のワ
ード線ＷＬ1,ＷＬ3,ＷＬ5,…との交差位置に奇数列のメ
モリセルＭＣi,1 ，ＭＣi,3 ，ＭＣi,5 …が配置（接
続）され、ビット補線ＢＬi-と偶数番目のワード線ＷＬ
0,ＷＬ2,ＷＬ4,…との交差位置に偶数列のメモリセルＭ
Ｃi,0 ，ＭＣi,2 ，ＭＣi,4 ，…が配置（接続）され
る。
【０００３】各メモリセルＭＣi,j は１個のトランジス
タＱi,j と１個のキャパシタＣi,jとからなり、このメ
モリセルＭＣi,j に接続されているワード線ＷＬj が活
性化されると、トランジスタＱi,j がオンして、キャパ
シタＣi,j の電位情報（記憶情報）がビット線ＢＬi も
しくはビット補線ＢＬi-を介してセンスアンプＳＡiに
入力されるようになっている。
タＱi,j と１個のキャパシタＣi,jとからなり、このメ
モリセルＭＣi,j に接続されているワード線ＷＬj が活
性化されると、トランジスタＱi,j がオンして、キャパ
シタＣi,j の電位情報（記憶情報）がビット線ＢＬi も
しくはビット補線ＢＬi-を介してセンスアンプＳＡiに
入力されるようになっている。
【０００４】図６にセンスアンプＳＡi の典型的な回路
構成を示す。このセンスアンプ回路において、トランジ
スタＴＲ1,ＴＲ2 は、このセンスアンプ回路内にビット
線対ＢＬi ，ＢＬi-を条件的に接続するためのトランス
ファゲートを構成する。トランジスタＴＲ3,ＴＲ4,ＴＲ
5 は、ビット線対ＢＬi ，ＢＬi-を電源電圧中間電位
（Ｖcc／２）にプリチャージするためのプリチャージ回
路を構成する。一対のＰ型ＭＯＳトランジスタＴＲ6,Ｔ
Ｒ7 および一対のＮ型ＭＯＳトランジスタＴＲ8,ＴＲ9
は、ビット線対上のプリセンス電圧をそれぞれ増幅する
ための増幅回路を構成する。トランジスタＴＲ10，ＴＲ
11は、ビット線対ＢＬi ，ＢＬi-をデータ入出力線対Ｉ
Ｏ，ＩＯ- に条件的に接続するためのトランスファゲー
トを構成する。
構成を示す。このセンスアンプ回路において、トランジ
スタＴＲ1,ＴＲ2 は、このセンスアンプ回路内にビット
線対ＢＬi ，ＢＬi-を条件的に接続するためのトランス
ファゲートを構成する。トランジスタＴＲ3,ＴＲ4,ＴＲ
5 は、ビット線対ＢＬi ，ＢＬi-を電源電圧中間電位
（Ｖcc／２）にプリチャージするためのプリチャージ回
路を構成する。一対のＰ型ＭＯＳトランジスタＴＲ6,Ｔ
Ｒ7 および一対のＮ型ＭＯＳトランジスタＴＲ8,ＴＲ9
は、ビット線対上のプリセンス電圧をそれぞれ増幅する
ための増幅回路を構成する。トランジスタＴＲ10，ＴＲ
11は、ビット線対ＢＬi ，ＢＬi-をデータ入出力線対Ｉ
Ｏ，ＩＯ- に条件的に接続するためのトランスファゲー
トを構成する。
【０００５】図７につき、このメモリセル・アレイにお
けるメモリセルへのデータの書込みまたは読出しの動作
を説明する。読出しまたは書込み前のスタンバイ状態で
は、イコライズ制御信号φＥ，φＦがそれぞれＨレベル
で、プリチャージ回路のトランジスタＴＲ3,ＴＲ4,ＴＲ
5 はオンになっている。プリチャージ給電線ＢＬＲには
Ｖcc／２レベルの電圧が与えられており、この給電線Ｂ
ＬＲからの給電によりビット線ＢＬi およびビット補線
ＢＬi-の双方がＶcc／２レベルの電圧にプリチャージさ
れている。
けるメモリセルへのデータの書込みまたは読出しの動作
を説明する。読出しまたは書込み前のスタンバイ状態で
は、イコライズ制御信号φＥ，φＦがそれぞれＨレベル
で、プリチャージ回路のトランジスタＴＲ3,ＴＲ4,ＴＲ
5 はオンになっている。プリチャージ給電線ＢＬＲには
Ｖcc／２レベルの電圧が与えられており、この給電線Ｂ
ＬＲからの給電によりビット線ＢＬi およびビット補線
ＢＬi-の双方がＶcc／２レベルの電圧にプリチャージさ
れている。
【０００６】読出しまたは書込みのため外部ロウ・アド
レス・ストローブ信号ＲＡＳ- がＬレベルに立ち下がる
と、これに応動してイコライズ制御信号φＥ，φＦがＬ
レベルになり、プリチャージ回路のトランジスタＴＲ3,
ＴＲ4,ＴＲ5 はオフになる。次に、選択された列のワー
ド線ＷＬj が活性化されて、そのワード線ＷＬj に接続
されているメモリセルＭＣi,j の電位情報がビット線対
の片方たとえばビット補線ＢＬi-上に読み出され、その
ビット補線ＢＬi-の電位が変化する。図７の例では、電
位情報が“０”であり、ビット補線ＢＬi-の電位がＶcc
／２レベルから低い方へわずかに変化する。
レス・ストローブ信号ＲＡＳ- がＬレベルに立ち下がる
と、これに応動してイコライズ制御信号φＥ，φＦがＬ
レベルになり、プリチャージ回路のトランジスタＴＲ3,
ＴＲ4,ＴＲ5 はオフになる。次に、選択された列のワー
ド線ＷＬj が活性化されて、そのワード線ＷＬj に接続
されているメモリセルＭＣi,j の電位情報がビット線対
の片方たとえばビット補線ＢＬi-上に読み出され、その
ビット補線ＢＬi-の電位が変化する。図７の例では、電
位情報が“０”であり、ビット補線ＢＬi-の電位がＶcc
／２レベルから低い方へわずかに変化する。
【０００７】次に、一方のセンスアンプ駆動制御信号Ｎ
ＣがＨレベル、他方のセンスアンプ駆動制御信号ＰＣが
Ｌレベルにそれぞれ変化することによって、トランジス
タＴＲ12，ＴＲ13がそれぞれオンし、一方のセンスアン
プ駆動線ＳＤＮが接地電位Ｖssまで引き下げられ、他方
のセンスアンプ駆動線ＳＤＰが電源電圧Ｖccまで引き上
げられる。
ＣがＨレベル、他方のセンスアンプ駆動制御信号ＰＣが
Ｌレベルにそれぞれ変化することによって、トランジス
タＴＲ12，ＴＲ13がそれぞれオンし、一方のセンスアン
プ駆動線ＳＤＮが接地電位Ｖssまで引き下げられ、他方
のセンスアンプ駆動線ＳＤＰが電源電圧Ｖccまで引き上
げられる。
【０００８】この例の場合、ビット補線ＢＬi-の電位が
Ｖcc／２レベルから低い方へ変化するために、Ｐ型ＭＯ
ＳトランジスタＴＲ7 がオンする。そうすると、このオ
ンしたトランジスタＴＲ7 を介してビット線ＢＬi がセ
ンスアンプ駆動線ＳＤＰに接続され、ビット線ＢＬi は
電源電圧Ｖccまで引き上げられる。一方、トランジスタ
ＴＲ7 がオンすることによってＮ型ＭＯＳトランジスタ
ＴＲ8 がオンし、このオンしたトランジスタＴＲ8 を介
してビット補線ＢＬi-がセンスアンプ駆動線ＳＤＮに接
続され、ビット補線ＢＬi-は接地電位Ｖssまで引き下げ
られる。
Ｖcc／２レベルから低い方へ変化するために、Ｐ型ＭＯ
ＳトランジスタＴＲ7 がオンする。そうすると、このオ
ンしたトランジスタＴＲ7 を介してビット線ＢＬi がセ
ンスアンプ駆動線ＳＤＰに接続され、ビット線ＢＬi は
電源電圧Ｖccまで引き上げられる。一方、トランジスタ
ＴＲ7 がオンすることによってＮ型ＭＯＳトランジスタ
ＴＲ8 がオンし、このオンしたトランジスタＴＲ8 を介
してビット補線ＢＬi-がセンスアンプ駆動線ＳＤＮに接
続され、ビット補線ＢＬi-は接地電位Ｖssまで引き下げ
られる。
【０００９】次に、Ｙアドレスデコーダ（図示せず）に
よってＹアドレス線ＹＳi が活性化されると、トランス
ファゲートＴＲ10，ＴＲ11がオンし、ビット線ＢＬi お
よびビット補線ＢＬi-がそれぞれデータ入出力線ＩＯお
よびデータ入出力補線ＩＯ-に接続される。これによっ
て、書込みのときはデータ入出力補線ＩＯ- 上のデータ
が、トランスファゲートＴＲ11およびトランスファゲー
トＴＲ2 を介してビット補線ＢＬi-に送られて、当該メ
モリセル（ビット補線ＢＬi-とワード線ＷＬjとの交差
位置のメモリセル）ＭＣi,j に書き込まれる。読出しの
ときは、メモリセルＭＣi,j からビット補線ＢＬi-に読
み出されたデータが、トランスファゲートＴ2 およびト
ランスファゲートＴＲ11を介してデータ入出力補線ＩＯ
- 上に送出される。
よってＹアドレス線ＹＳi が活性化されると、トランス
ファゲートＴＲ10，ＴＲ11がオンし、ビット線ＢＬi お
よびビット補線ＢＬi-がそれぞれデータ入出力線ＩＯお
よびデータ入出力補線ＩＯ-に接続される。これによっ
て、書込みのときはデータ入出力補線ＩＯ- 上のデータ
が、トランスファゲートＴＲ11およびトランスファゲー
トＴＲ2 を介してビット補線ＢＬi-に送られて、当該メ
モリセル（ビット補線ＢＬi-とワード線ＷＬjとの交差
位置のメモリセル）ＭＣi,j に書き込まれる。読出しの
ときは、メモリセルＭＣi,j からビット補線ＢＬi-に読
み出されたデータが、トランスファゲートＴ2 およびト
ランスファゲートＴＲ11を介してデータ入出力補線ＩＯ
- 上に送出される。
【００１０】ところで、メモリセル・アレイの集積度を
高めるためのビット線配置構造として、図８に示すよう
に、各ビット線対を構成するビット線（たとえばＢＬi
）とビット補線（たとえばＢＬi-）とのほぼ中間位置
に隣のビット線対を構成するビット線およびビット補線
のいずれか片方（たとえばＢＬi+1)が配置され、図９に
示すように、各ビット線またはビット補線上で隣り合う
ビット線コンタクト位置（たとえばＢＣi,c とＢＣi,c+
1 ）のピッチをＰとするとき、ビット線およびビット補
線配列方向（Ｙ方向）において隣り合うビット線コンタ
クト（たとえばＢＣi,c+1 とＢＣi+1,c+1 ）の位置がビ
ット線またはビット補線と平行な方向でＰ／４だけずれ
るような、いわゆる１／４ピッチ・ビットライン・コン
タクト方式が知られている。この方式のビット線配置構
造では、ワード線…ＷＬj,ＷＬj+1,…の配列も複雑に入
り組むが、通常の１／２ピッチ・ビットライン・コンタ
クト方式よりも高密度で配線できるという利点がある。
図９において、ＭＡi,c ，ＭＡi,c+1,…は素子領域であ
り、ＭＣi,j-2 ，ＭＣi,j …はメモリセルである。
高めるためのビット線配置構造として、図８に示すよう
に、各ビット線対を構成するビット線（たとえばＢＬi
）とビット補線（たとえばＢＬi-）とのほぼ中間位置
に隣のビット線対を構成するビット線およびビット補線
のいずれか片方（たとえばＢＬi+1)が配置され、図９に
示すように、各ビット線またはビット補線上で隣り合う
ビット線コンタクト位置（たとえばＢＣi,c とＢＣi,c+
1 ）のピッチをＰとするとき、ビット線およびビット補
線配列方向（Ｙ方向）において隣り合うビット線コンタ
クト（たとえばＢＣi,c+1 とＢＣi+1,c+1 ）の位置がビ
ット線またはビット補線と平行な方向でＰ／４だけずれ
るような、いわゆる１／４ピッチ・ビットライン・コン
タクト方式が知られている。この方式のビット線配置構
造では、ワード線…ＷＬj,ＷＬj+1,…の配列も複雑に入
り組むが、通常の１／２ピッチ・ビットライン・コンタ
クト方式よりも高密度で配線できるという利点がある。
図９において、ＭＡi,c ，ＭＡi,c+1,…は素子領域であ
り、ＭＣi,j-2 ，ＭＣi,j …はメモリセルである。
【００１１】
【発明が解決しようとする課題】上記のようなＤＲＡＭ
のメモリセル・アレイにおいては、互いに近接するビッ
ト線同士、ビット補線同士またはビット線とビット補線
は、寄生容量を介して互いにカップリングされている。
このため、ビット線またはビット補線のセンシングの最
中に、寄生容量を介して近隣の他のビット線またはビッ
ト補線上の電位変化の影響を受けると、センス不良（誤
読み出し）を起こすおそれがある。
のメモリセル・アレイにおいては、互いに近接するビッ
ト線同士、ビット補線同士またはビット線とビット補線
は、寄生容量を介して互いにカップリングされている。
このため、ビット線またはビット補線のセンシングの最
中に、寄生容量を介して近隣の他のビット線またはビッ
ト補線上の電位変化の影響を受けると、センス不良（誤
読み出し）を起こすおそれがある。
【００１２】そこで、上記した１／４ピッチ・ビットラ
イン・コンタクト方式では、図１０に示すように、奇数
番目もしくは偶数番目（図１０では偶数番目）の各ビッ
ト線対を構成するビット線（たとえばＢＬ0 ）とビット
補線（たとえばＢＬ0-）とが線の長さ方向のほぼ中間位
置にて１回捻って互いに位置を替えるようなツイスト構
造を採るのが通例になっている。このツイスト構造によ
れば、任意のビット線対（ビット線／ビット補線）に対
して、付近の他のビット線またはビット補線の間隔が捻
り部ＴＷの両側で対称になるため、寄生容量が平衡す
る。したがって、この付近の他のビット線またはビット
補線上で電位が変化した時に寄生容量を介して当該ビッ
ト線対のビット線とビット補線に与えられる影響は互い
に等しく、キャンセルされる。
イン・コンタクト方式では、図１０に示すように、奇数
番目もしくは偶数番目（図１０では偶数番目）の各ビッ
ト線対を構成するビット線（たとえばＢＬ0 ）とビット
補線（たとえばＢＬ0-）とが線の長さ方向のほぼ中間位
置にて１回捻って互いに位置を替えるようなツイスト構
造を採るのが通例になっている。このツイスト構造によ
れば、任意のビット線対（ビット線／ビット補線）に対
して、付近の他のビット線またはビット補線の間隔が捻
り部ＴＷの両側で対称になるため、寄生容量が平衡す
る。したがって、この付近の他のビット線またはビット
補線上で電位が変化した時に寄生容量を介して当該ビッ
ト線対のビット線とビット補線に与えられる影響は互い
に等しく、キャンセルされる。
【００１３】しかしながら、この種のメモリセル・アレ
イにおいては、ビット線対とＹセレクト線ＹＳとの間に
も寄生容量が存在する。各Ｙセレクト線ＹＳ0,ＹＳ1,…
は、層間絶縁膜を介してビット線対の上にそれらと平行
に配置され、１つまたは２つ以上（図１０の例では４
つ）のセンスアンプに共通接続されている。たとえば、
図１０の例において、Ｙセレクト線ＹＳ0 とその付近の
ビット線ないしビット補線ＢＬ0 ，ＢＬ0-，ＢＬ1-，Ｂ
Ｌ2 ，ＢＬ2-との間に実質的な寄生容量が存在している
とする。この場合、ビット線対（ＢＬ0 ，ＢＬ0-）にお
いては、ビット線ＢＬ0 とビット補線ＢＬ0-の位置が捻
り部ＴＷの両側で入れ替わって対称になるため、Ｙセレ
クト線ＹＳ0 に対する寄生容量は両者間で平衡してい
る。ビット線対（ＢＬ2 ，ＢＬ2-）においても、同様
に、Ｙセレクト線ＹＳ0 に対する寄生容量は両者間で平
衡している。
イにおいては、ビット線対とＹセレクト線ＹＳとの間に
も寄生容量が存在する。各Ｙセレクト線ＹＳ0,ＹＳ1,…
は、層間絶縁膜を介してビット線対の上にそれらと平行
に配置され、１つまたは２つ以上（図１０の例では４
つ）のセンスアンプに共通接続されている。たとえば、
図１０の例において、Ｙセレクト線ＹＳ0 とその付近の
ビット線ないしビット補線ＢＬ0 ，ＢＬ0-，ＢＬ1-，Ｂ
Ｌ2 ，ＢＬ2-との間に実質的な寄生容量が存在している
とする。この場合、ビット線対（ＢＬ0 ，ＢＬ0-）にお
いては、ビット線ＢＬ0 とビット補線ＢＬ0-の位置が捻
り部ＴＷの両側で入れ替わって対称になるため、Ｙセレ
クト線ＹＳ0 に対する寄生容量は両者間で平衡してい
る。ビット線対（ＢＬ2 ，ＢＬ2-）においても、同様
に、Ｙセレクト線ＹＳ0 に対する寄生容量は両者間で平
衡している。
【００１４】しかし、ビット線対（ＢＬ1 ，ＢＬ1-）に
おいては、ビット補線ＢＬ1-がＹセレクト線ＹＳ0 の真
下に位置しているのに対し、ビット線ＢＬ1 がＹセレク
ト線ＹＳ0 の側方に位置しているため、Ｙセレクト線Ｙ
Ｓ0 に対する寄生容量は両者間で不平衡になっている。
おいては、ビット補線ＢＬ1-がＹセレクト線ＹＳ0 の真
下に位置しているのに対し、ビット線ＢＬ1 がＹセレク
ト線ＹＳ0 の側方に位置しているため、Ｙセレクト線Ｙ
Ｓ0 に対する寄生容量は両者間で不平衡になっている。
【００１５】したがって、たとえばビット補線ＢＬ1-上
のメモリセルＭＣ1,j について書込みまたは読出しが行
われる場合、図１１に示すように、Ｙセレクト線ＹＳ0
の電位がＨレベルに立ち上がると、その電位変化が寄生
容量を介してビット線対（ＢＬ1 ，ＢＬ1-）に不平衡ま
たは不均等に作用し、点線ＢＬ1'，ＢＬ1-' で示すよう
にビット線対（ＢＬ1 ，ＢＬ1-）上の電位が乱れる。こ
の乱れが大きいと、ビット線対（ＢＬ1 ，ＢＬ1-）の電
位が逆転し、メモリセルＭＣ1,j からの読出しデータが
壊れるおそれがある。
のメモリセルＭＣ1,j について書込みまたは読出しが行
われる場合、図１１に示すように、Ｙセレクト線ＹＳ0
の電位がＨレベルに立ち上がると、その電位変化が寄生
容量を介してビット線対（ＢＬ1 ，ＢＬ1-）に不平衡ま
たは不均等に作用し、点線ＢＬ1'，ＢＬ1-' で示すよう
にビット線対（ＢＬ1 ，ＢＬ1-）上の電位が乱れる。こ
の乱れが大きいと、ビット線対（ＢＬ1 ，ＢＬ1-）の電
位が逆転し、メモリセルＭＣ1,j からの読出しデータが
壊れるおそれがある。
【００１６】このように、従来は、ビット線対とセレク
ト線との間に存在する寄生容量に起因するセンス不良の
問題は解決されていなかった。
ト線との間に存在する寄生容量に起因するセンス不良の
問題は解決されていなかった。
【００１７】本発明は、かかる従来の問題点に鑑みてな
されたもので、互いに近接するビット線同士、ビット補
線同士またはビット線とビット補線間の寄生容量を平衡
させるだけでなく、セレクト線とその付近のビット線対
との間に存在する寄生容量をも平衡させて、メモリセル
からの記憶情報のセンシングを安定確実に行えるように
した半導体メモリ装置を提供することを目的とする。
されたもので、互いに近接するビット線同士、ビット補
線同士またはビット線とビット補線間の寄生容量を平衡
させるだけでなく、セレクト線とその付近のビット線対
との間に存在する寄生容量をも平衡させて、メモリセル
からの記憶情報のセンシングを安定確実に行えるように
した半導体メモリ装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の第１の半導体メモリ装置は、各ビット線
対を構成するビット線とビット補線とのほぼ中間位置に
隣のビット線対を構成するビット線およびビット補線の
いずれか片方が配置され、メモリアドレスによって選択
されたビット線またはビット補線をセンスアンプを介し
てデータ入出力線に接続するためのセレクト線が層間絶
縁膜を介してビット線およびビット補線の上にそれらと
平行に配置される半導体メモリ装置において、奇数番目
もしくは偶数番目の各ビット線対を構成するビット線と
ビット補線とが線の長さ方向のほぼ中間位置にて１回捻
って互いに位置を替え、前記セレクト線は捻り部をもた
ずに互いに平行に延びるビット線対のビット線とビット
補線とに対してほぼ等間隔の位置に配置される構成とし
た。
めに、本発明の第１の半導体メモリ装置は、各ビット線
対を構成するビット線とビット補線とのほぼ中間位置に
隣のビット線対を構成するビット線およびビット補線の
いずれか片方が配置され、メモリアドレスによって選択
されたビット線またはビット補線をセンスアンプを介し
てデータ入出力線に接続するためのセレクト線が層間絶
縁膜を介してビット線およびビット補線の上にそれらと
平行に配置される半導体メモリ装置において、奇数番目
もしくは偶数番目の各ビット線対を構成するビット線と
ビット補線とが線の長さ方向のほぼ中間位置にて１回捻
って互いに位置を替え、前記セレクト線は捻り部をもた
ずに互いに平行に延びるビット線対のビット線とビット
補線とに対してほぼ等間隔の位置に配置される構成とし
た。
【００１９】また、本発明の第２の半導体メモリ装置
は、各ビット線対を構成するビット線とビット補線との
ほぼ中間位置に隣のビット線対を構成するビット線およ
びビット補線のいずれか片方が配置され、各ビット線ま
たはビット補線上で隣り合うビット線コンタクト位置の
ピッチをＰとするとき、ビット線およびビット補線配列
方向において隣り合うビット線コンタクトの位置がビッ
ト線またはビット補線と平行な方向でＰ／４だけずれて
おり、メモリアドレスによって選択されたビット線また
はビット補線をセンスアンプを介してデータ入出力線に
接続するためのセレクト線が層間絶縁膜を介してビット
線およびビット補線の上にそれらと平行に配置される半
導体メモリ装置において、奇数番目もしくは偶数番目の
各ビット線対を構成するビット線とビット補線とが線の
長さ方向のほぼ中間位置にて１回捻って互いに位置を替
え、前記セレクト線は捻り部をもたずに互いに平行に延
びるビット線対のビット線とビット補線とに対してほぼ
等間隔の位置に配置される構成とした。
は、各ビット線対を構成するビット線とビット補線との
ほぼ中間位置に隣のビット線対を構成するビット線およ
びビット補線のいずれか片方が配置され、各ビット線ま
たはビット補線上で隣り合うビット線コンタクト位置の
ピッチをＰとするとき、ビット線およびビット補線配列
方向において隣り合うビット線コンタクトの位置がビッ
ト線またはビット補線と平行な方向でＰ／４だけずれて
おり、メモリアドレスによって選択されたビット線また
はビット補線をセンスアンプを介してデータ入出力線に
接続するためのセレクト線が層間絶縁膜を介してビット
線およびビット補線の上にそれらと平行に配置される半
導体メモリ装置において、奇数番目もしくは偶数番目の
各ビット線対を構成するビット線とビット補線とが線の
長さ方向のほぼ中間位置にて１回捻って互いに位置を替
え、前記セレクト線は捻り部をもたずに互いに平行に延
びるビット線対のビット線とビット補線とに対してほぼ
等間隔の位置に配置される構成とした。
【００２０】
【作用】本発明では、セレクト線が、捻り部をもたない
ビット線対のビット線とビット補線とに対して等間隔の
位置に配置される。かかる配置構造によれば、そのビッ
ト線対の他に１つまたは２つ以上の付近のビット線対が
セレクト線に対して寄生容量を介して容量結合される。
これらのビット線対のうち、捻り部をもたないビット線
対のビット線とビット補線は互いに平衡にまっすぐ延び
てセレクト線に対して等間隔の位置に配置されるので、
セレクト線に対する寄生容量は両者の間で平衡してい
る。捻り部を有する他のビット線対のビット線とビット
補線は捻り部の片側ではセレクト線に対して非等間隔に
配置されるが、捻り部の反対側で両者の位置が反転する
ので、全長についてみれば、セレクト線に対する寄生容
量は両者の間で平衡している。したがって、これらのビ
ット線対が寄生容量を介してセレクト線の電位変化の影
響を受けても、それぞれのビット線とビット補線で均等
に受けるため、影響がキャンセルされ、センス不良は起
こらない。
ビット線対のビット線とビット補線とに対して等間隔の
位置に配置される。かかる配置構造によれば、そのビッ
ト線対の他に１つまたは２つ以上の付近のビット線対が
セレクト線に対して寄生容量を介して容量結合される。
これらのビット線対のうち、捻り部をもたないビット線
対のビット線とビット補線は互いに平衡にまっすぐ延び
てセレクト線に対して等間隔の位置に配置されるので、
セレクト線に対する寄生容量は両者の間で平衡してい
る。捻り部を有する他のビット線対のビット線とビット
補線は捻り部の片側ではセレクト線に対して非等間隔に
配置されるが、捻り部の反対側で両者の位置が反転する
ので、全長についてみれば、セレクト線に対する寄生容
量は両者の間で平衡している。したがって、これらのビ
ット線対が寄生容量を介してセレクト線の電位変化の影
響を受けても、それぞれのビット線とビット補線で均等
に受けるため、影響がキャンセルされ、センス不良は起
こらない。
【００２１】
【実施例】以下、図１〜図４を参照して本発明の実施例
を説明する。
を説明する。
【００２２】図１は、本発明の一実施例によるＤＲＡＭ
のメモリセル・アレイにおけるビット線対およびＹセレ
クト線の配置構造を示す略平面図である。図２はＹセレ
クト線とビット線対との間の位置的な上下関係を示す図
で、図２の(A) は略側面図、図２の(B) は部分斜視図で
ある。
のメモリセル・アレイにおけるビット線対およびＹセレ
クト線の配置構造を示す略平面図である。図２はＹセレ
クト線とビット線対との間の位置的な上下関係を示す図
で、図２の(A) は略側面図、図２の(B) は部分斜視図で
ある。
【００２３】本実施例のＤＲＡＭにおいても、１／４ピ
ッチ・ビットライン・コンタクト方式が採られ、図１に
示すように、各ビット線対を構成するビット線とビット
補線とのほぼ中間位置に隣のビット線対を構成するビッ
ト線およびビット補線のいずれか片方が配置されるとと
もに、図９と同様に、各ビット線またはビット補線上で
隣り合うビット線コンタクト位置のピッチをＰとすると
き、ビット線およびビット補線配列方向（Ｙ方向）にお
いて隣り合うビット線コンタクトの位置がビット線また
はビット補線と平行な方向でＰ／４だけずれている。
ッチ・ビットライン・コンタクト方式が採られ、図１に
示すように、各ビット線対を構成するビット線とビット
補線とのほぼ中間位置に隣のビット線対を構成するビッ
ト線およびビット補線のいずれか片方が配置されるとと
もに、図９と同様に、各ビット線またはビット補線上で
隣り合うビット線コンタクト位置のピッチをＰとすると
き、ビット線およびビット補線配列方向（Ｙ方向）にお
いて隣り合うビット線コンタクトの位置がビット線また
はビット補線と平行な方向でＰ／４だけずれている。
【００２４】また、各ビット線対に対して図６と同様の
センスアンプＳＡが設けられるとともに、メモリアドレ
スによって選択されたビット線またはビット補線をセン
スアンプを介してデータ入出力線に接続するためのＹセ
レクト線ＹＳが層間絶縁膜を介してビット線およびビッ
ト補線の上にそれらと平行に配置される。
センスアンプＳＡが設けられるとともに、メモリアドレ
スによって選択されたビット線またはビット補線をセン
スアンプを介してデータ入出力線に接続するためのＹセ
レクト線ＹＳが層間絶縁膜を介してビット線およびビッ
ト補線の上にそれらと平行に配置される。
【００２５】また、各Ｙセレクト線ＹＳは、図１０と同
様に、隣接する４つのセンスアンプ（たとえばＳＡ0 〜
ＳＡ3 ）に共用または共通接続されている。したがっ
て、隣接する４つのビット線対（たとえば（ＢＬ0 ，Ｂ
Ｌ0-），（ＢＬ1 ，ＢＬ1-），（ＢＬ2 ，ＢＬ2-），
（ＢＬ3 ，ＢＬ3-））が同時にセンシングされるように
なっている。
様に、隣接する４つのセンスアンプ（たとえばＳＡ0 〜
ＳＡ3 ）に共用または共通接続されている。したがっ
て、隣接する４つのビット線対（たとえば（ＢＬ0 ，Ｂ
Ｌ0-），（ＢＬ1 ，ＢＬ1-），（ＢＬ2 ，ＢＬ2-），
（ＢＬ3 ，ＢＬ3-））が同時にセンシングされるように
なっている。
【００２６】本実施例では、図１に示すように、偶数番
目の各ビット線対（たとえばＢＬ0とＢＬ0-）を構成す
るビット線（ＢＬ0 ）とビット補線（ＢＬ0-）とが線の
長さ方向のほぼ中間位置にて１回捻って互いに位置を替
えるツイスト構造が採られている。
目の各ビット線対（たとえばＢＬ0とＢＬ0-）を構成す
るビット線（ＢＬ0 ）とビット補線（ＢＬ0-）とが線の
長さ方向のほぼ中間位置にて１回捻って互いに位置を替
えるツイスト構造が採られている。
【００２７】本実施例において、各Ｙセレクト線ＹＳの
線幅は、隣接する３本のビット線またはビット補線の上
に重なる（掛かる）ような寸法に選ばれる。これによ
り、図２の(A) に示すように、側方からみると（Ｙ方向
に関しては）各Ｙセレクト線ＹＳとその直下の３本のビ
ット線またはビット補線および最も近接した斜め下の２
本のビット線またはビット補線（合わせて５本のビット
線またはビット補線）との間で、実質的な寄生容量、つ
まり実質的な容量カップリングを生ずるほどの寄生容量
が形成されるとみることができる。これらの実質的な寄
生容量は、Ｙセレクト線ＹＳと当該ビット線またはビッ
ト補線との距離間隔に応じて容量値（キャパシタンス）
が異なり、Ｙセレクト線ＹＳ直下のキャパシタンスはほ
ぼ等しく、Ｙセレクト線ＹＳの側方（両側）のキャパシ
タンスはそれよりも小さい。
線幅は、隣接する３本のビット線またはビット補線の上
に重なる（掛かる）ような寸法に選ばれる。これによ
り、図２の(A) に示すように、側方からみると（Ｙ方向
に関しては）各Ｙセレクト線ＹＳとその直下の３本のビ
ット線またはビット補線および最も近接した斜め下の２
本のビット線またはビット補線（合わせて５本のビット
線またはビット補線）との間で、実質的な寄生容量、つ
まり実質的な容量カップリングを生ずるほどの寄生容量
が形成されるとみることができる。これらの実質的な寄
生容量は、Ｙセレクト線ＹＳと当該ビット線またはビッ
ト補線との距離間隔に応じて容量値（キャパシタンス）
が異なり、Ｙセレクト線ＹＳ直下のキャパシタンスはほ
ぼ等しく、Ｙセレクト線ＹＳの側方（両側）のキャパシ
タンスはそれよりも小さい。
【００２８】そして、各Ｙセレクト線ＹＳは、図１に示
すように、同時にセンシングされる４つのビット線対
（８本のビット線ないしビット補線）の領域内で、捻り
部ＴＷをもたずに互いに平行にまっすぐ延在するビット
線対の双方に均等に掛かる位置に配置される。たとえば
第１組のビット線対（ＢＬ0 ，ＢＬ0-）〜（ＢＬ3 ，Ｂ
Ｌ3-）の領域内ではビット線対（ＢＬ1 ，ＢＬ1-）の双
方に均等に掛かる位置にＹセレクト線ＹＳ0 が配置さ
れ、第２組のビット線対（ＢＬ4 ，ＢＬ4-）〜（ＢＬ7
，ＢＬ7-）の領域内ではビット線対（ＢＬ5 ，ＢＬ5
-）の双方に均等に掛かる位置にＹセレクト線ＹＳ1 が
配置され、第３組のビット線対（ＢＬ8 ，ＢＬ8-）〜
（ＢＬ11，ＢＬ11-)の領域内ではビット線対（ＢＬ9 ，
ＢＬ9-）の双方に均等に掛かる位置にＹセレクト線ＹＳ
2 が配置される。
すように、同時にセンシングされる４つのビット線対
（８本のビット線ないしビット補線）の領域内で、捻り
部ＴＷをもたずに互いに平行にまっすぐ延在するビット
線対の双方に均等に掛かる位置に配置される。たとえば
第１組のビット線対（ＢＬ0 ，ＢＬ0-）〜（ＢＬ3 ，Ｂ
Ｌ3-）の領域内ではビット線対（ＢＬ1 ，ＢＬ1-）の双
方に均等に掛かる位置にＹセレクト線ＹＳ0 が配置さ
れ、第２組のビット線対（ＢＬ4 ，ＢＬ4-）〜（ＢＬ7
，ＢＬ7-）の領域内ではビット線対（ＢＬ5 ，ＢＬ5
-）の双方に均等に掛かる位置にＹセレクト線ＹＳ1 が
配置され、第３組のビット線対（ＢＬ8 ，ＢＬ8-）〜
（ＢＬ11，ＢＬ11-)の領域内ではビット線対（ＢＬ9 ，
ＢＬ9-）の双方に均等に掛かる位置にＹセレクト線ＹＳ
2 が配置される。
【００２９】この場合、たとえば、第１組のビット線対
（ＢＬ0 ，ＢＬ0-）〜（ＢＬ3 ，ＢＬ3-）の領域内でＹ
セレクト線ＹＳ0 に対して実質的に容量結合されるビッ
ト線ないしビット補線は、ビット線対（ＢＬ1 ，ＢＬ1
-）の他に、捻り部ＴＷを有するビット線対（ＢＬ0 ，
ＢＬ0-）および（ＢＬ2 ，ＢＬ2-）である。つまり、３
つのビット線対（ＢＬ0 ，ＢＬ0-）、（ＢＬ1 ，ＢＬ1
-）、（ＢＬ2 ，ＢＬ2-）がＹセレクト線ＹＳ0 に対し
て実質的に容量結合される。
（ＢＬ0 ，ＢＬ0-）〜（ＢＬ3 ，ＢＬ3-）の領域内でＹ
セレクト線ＹＳ0 に対して実質的に容量結合されるビッ
ト線ないしビット補線は、ビット線対（ＢＬ1 ，ＢＬ1
-）の他に、捻り部ＴＷを有するビット線対（ＢＬ0 ，
ＢＬ0-）および（ＢＬ2 ，ＢＬ2-）である。つまり、３
つのビット線対（ＢＬ0 ，ＢＬ0-）、（ＢＬ1 ，ＢＬ1
-）、（ＢＬ2 ，ＢＬ2-）がＹセレクト線ＹＳ0 に対し
て実質的に容量結合される。
【００３０】これらのビット線対のうち、（ＢＬ1 ，Ｂ
Ｌ1-）は共にＹセレクト線ＹＳ0 の直下で平行にまっす
ぐ延びているので、Ｙセレクト線ＹＳ0 に対する寄生容
量は両者の間で平衡しているのは明らかである。（ＢＬ
0 ，ＢＬ0-）においては、捻り部ＴＷより左側ではＢＬ
0-がＹセレクト線ＹＳ0 の直下に位置しＢＬ0 がＹセレ
クト線ＹＳ0 の側方に位置しているが、捻り部ＴＷより
右側では両者の位置が入れ替わってＢＬ0 がＹセレクト
線ＹＳ0 の直下に位置しＢＬ0-がＹセレクト線ＹＳ0 の
側方に位置している。したがって、（ＢＬ0 ，ＢＬ0-）
の全長についてみれば、Ｙセレクト線ＹＳ0 に対する寄
生容量は両者の間で平衡している。同様に、（ＢＬ2 ，
ＢＬ2-）においても、捻り部ＴＷの両側で両者の位置が
対称になっているため、全長についてみれば、Ｙセレク
ト線ＹＳ0 に対する寄生容量は両者の間で平衡してい
る。
Ｌ1-）は共にＹセレクト線ＹＳ0 の直下で平行にまっす
ぐ延びているので、Ｙセレクト線ＹＳ0 に対する寄生容
量は両者の間で平衡しているのは明らかである。（ＢＬ
0 ，ＢＬ0-）においては、捻り部ＴＷより左側ではＢＬ
0-がＹセレクト線ＹＳ0 の直下に位置しＢＬ0 がＹセレ
クト線ＹＳ0 の側方に位置しているが、捻り部ＴＷより
右側では両者の位置が入れ替わってＢＬ0 がＹセレクト
線ＹＳ0 の直下に位置しＢＬ0-がＹセレクト線ＹＳ0 の
側方に位置している。したがって、（ＢＬ0 ，ＢＬ0-）
の全長についてみれば、Ｙセレクト線ＹＳ0 に対する寄
生容量は両者の間で平衡している。同様に、（ＢＬ2 ，
ＢＬ2-）においても、捻り部ＴＷの両側で両者の位置が
対称になっているため、全長についてみれば、Ｙセレク
ト線ＹＳ0 に対する寄生容量は両者の間で平衡してい
る。
【００３１】これにより、第１組のビット線対（ＢＬ0
，ＢＬ0-）〜（ＢＬ3 ，ＢＬ3-）の領域内で同時にセ
ンシングが行われる際にＹセレクト線ＹＳ0 の電位変化
が寄生容量を介して付近のビット線およびビット補線に
及ぼす影響は、各ビット線対（ＢＬ0 ，ＢＬ0-）、（Ｂ
Ｌ1 ，ＢＬ1-）、（ＢＬ2 ，ＢＬ2-）のビット線とビッ
ト補線との間で平衡し、キャンセルされることになる。
したがって、これらのビット線対でセンス不良は起こら
ない。
，ＢＬ0-）〜（ＢＬ3 ，ＢＬ3-）の領域内で同時にセ
ンシングが行われる際にＹセレクト線ＹＳ0 の電位変化
が寄生容量を介して付近のビット線およびビット補線に
及ぼす影響は、各ビット線対（ＢＬ0 ，ＢＬ0-）、（Ｂ
Ｌ1 ，ＢＬ1-）、（ＢＬ2 ，ＢＬ2-）のビット線とビッ
ト補線との間で平衡し、キャンセルされることになる。
したがって、これらのビット線対でセンス不良は起こら
ない。
【００３２】なお、ビット線対（ＢＬ3 ，ＢＬ3-）は、
捻り部ＴＷをもたずに互いに平行に真っすぐに延びてお
り、ビット線ＢＬ3 のほうがビット補線ＢＬ3-よりも相
対的にＹセレクト線ＹＳ0 に近接している。しかし、ビ
ット線ＢＬ3 とＹセレクト線ＹＳ0 との間に存在する寄
生容量はもちろんのこと、ビット補線ＢＬ3-とＹセレク
ト線ＹＳ0 との間に存在する寄生容量も無視できるほど
（動作に影響しないほど）小さいため、センス不良は起
こらない。
捻り部ＴＷをもたずに互いに平行に真っすぐに延びてお
り、ビット線ＢＬ3 のほうがビット補線ＢＬ3-よりも相
対的にＹセレクト線ＹＳ0 に近接している。しかし、ビ
ット線ＢＬ3 とＹセレクト線ＹＳ0 との間に存在する寄
生容量はもちろんのこと、ビット補線ＢＬ3-とＹセレク
ト線ＹＳ0 との間に存在する寄生容量も無視できるほど
（動作に影響しないほど）小さいため、センス不良は起
こらない。
【００３３】第２組のビット線対（ＢＬ4 ，ＢＬ4-）〜
（ＢＬ7 ，ＢＬ7-）の領域内では、捻り部ＴＷをもたな
いビット線対（ＢＬ5 ，ＢＬ5-）の他に、捻り部ＴＷを
有するビット線対（ＢＬ4 ，ＢＬ4-）および（ＢＬ6 ，
ＢＬ6-）がＹセレクト線ＹＳ1 に対して実質的に容量結
合される。
（ＢＬ7 ，ＢＬ7-）の領域内では、捻り部ＴＷをもたな
いビット線対（ＢＬ5 ，ＢＬ5-）の他に、捻り部ＴＷを
有するビット線対（ＢＬ4 ，ＢＬ4-）および（ＢＬ6 ，
ＢＬ6-）がＹセレクト線ＹＳ1 に対して実質的に容量結
合される。
【００３４】これらのビット線対のうち、（ＢＬ5 ，Ｂ
Ｌ5-）は共にＹセレクト線ＹＳ1 の直下で平行にまっす
ぐ延びているので、Ｙセレクト線ＹＳ1 に対する寄生容
量は両者の間で平衡している。ビット線対（ＢＬ4 ，Ｂ
Ｌ4-）においては、捻り部ＴＷより左側ではＢＬ4-がＹ
セレクト線ＹＳ1 の直下に位置しＢＬ4 がＹセレクト線
ＹＳ1 の側方に位置しているが、捻り部ＴＷより右側で
は両者の位置が入れ替わってＢＬ4 がＹセレクト線ＹＳ
1 の直下に位置しＢＬ4-がＹセレクト線ＹＳ1の側方に
位置している。したがって、（ＢＬ4 ，ＢＬ4-）の全長
についてみればＹセレクト線ＹＳ1 に対する寄生容量は
両者の間で平衡している。同様に、ビット線対（ＢＬ6
，ＢＬ6-）においても、捻り部ＴＷの両側で両者の位
置が対称になっているため、全長についてみれば、Ｙセ
レクト線ＹＳ1 に対する寄生容量は両者の間で平衡して
いる。
Ｌ5-）は共にＹセレクト線ＹＳ1 の直下で平行にまっす
ぐ延びているので、Ｙセレクト線ＹＳ1 に対する寄生容
量は両者の間で平衡している。ビット線対（ＢＬ4 ，Ｂ
Ｌ4-）においては、捻り部ＴＷより左側ではＢＬ4-がＹ
セレクト線ＹＳ1 の直下に位置しＢＬ4 がＹセレクト線
ＹＳ1 の側方に位置しているが、捻り部ＴＷより右側で
は両者の位置が入れ替わってＢＬ4 がＹセレクト線ＹＳ
1 の直下に位置しＢＬ4-がＹセレクト線ＹＳ1の側方に
位置している。したがって、（ＢＬ4 ，ＢＬ4-）の全長
についてみればＹセレクト線ＹＳ1 に対する寄生容量は
両者の間で平衡している。同様に、ビット線対（ＢＬ6
，ＢＬ6-）においても、捻り部ＴＷの両側で両者の位
置が対称になっているため、全長についてみれば、Ｙセ
レクト線ＹＳ1 に対する寄生容量は両者の間で平衡して
いる。
【００３５】したがって、第２組のビット線対（ＢＬ4
，ＢＬ4-）〜（ＢＬ7 ，ＢＬ7-）で同時にセンシング
が行われる際にＹセレクト線ＹＳ1 の電位変化が寄生容
量を介して付近のビット線対（ＢＬ4 ，ＢＬ4-）、（Ｂ
Ｌ5 ，ＢＬ5-）、（ＢＬ6 ，ＢＬ6-）に影響しても、そ
れぞれのビット線とビット補線とに均等に作用するため
に、影響がキャンセルされ、センス不良は起こらない。
，ＢＬ4-）〜（ＢＬ7 ，ＢＬ7-）で同時にセンシング
が行われる際にＹセレクト線ＹＳ1 の電位変化が寄生容
量を介して付近のビット線対（ＢＬ4 ，ＢＬ4-）、（Ｂ
Ｌ5 ，ＢＬ5-）、（ＢＬ6 ，ＢＬ6-）に影響しても、そ
れぞれのビット線とビット補線とに均等に作用するため
に、影響がキャンセルされ、センス不良は起こらない。
【００３６】同様に、第３組のビット線対（ＢＬ8 ，Ｂ
Ｌ8-）〜（ＢＬ11，ＢＬ11-)の領域および他の組のビッ
ト線対の領域でも、Ｙセレクト線ＹＳ0 の電位変化の影
響が付近の各ビット線対のビット線とビット補線との間
でキャンセルされ、センス不良は起こらない。
Ｌ8-）〜（ＢＬ11，ＢＬ11-)の領域および他の組のビッ
ト線対の領域でも、Ｙセレクト線ＹＳ0 の電位変化の影
響が付近の各ビット線対のビット線とビット補線との間
でキャンセルされ、センス不良は起こらない。
【００３７】図３は、上記した実施例の変形例を示す。
第１組のビット線対（ＢＬ0 ，ＢＬ0-）〜（ＢＬ3 ，Ｂ
Ｌ3-）の領域内において、Ｙセレクト線ＹＳ0 は、捻り
部ＴＷをもたずに互いに平衡に真っすぐ延びるビット線
対（ＢＬ1 ，ＢＬ1-）の内側でビット線ＢＬ1 とビット
補線ＢＬ1-とから等間隔の位置に配置される。この場
合、このビット線対（ＢＬ1 ，ＢＬ1-）と捻り部ＴＷを
有するビット線対（ＢＬ0 ，ＢＬ0-）がＹセレクト線Ｙ
Ｓ0 に対して実質的に容量結合される。
第１組のビット線対（ＢＬ0 ，ＢＬ0-）〜（ＢＬ3 ，Ｂ
Ｌ3-）の領域内において、Ｙセレクト線ＹＳ0 は、捻り
部ＴＷをもたずに互いに平衡に真っすぐ延びるビット線
対（ＢＬ1 ，ＢＬ1-）の内側でビット線ＢＬ1 とビット
補線ＢＬ1-とから等間隔の位置に配置される。この場
合、このビット線対（ＢＬ1 ，ＢＬ1-）と捻り部ＴＷを
有するビット線対（ＢＬ0 ，ＢＬ0-）がＹセレクト線Ｙ
Ｓ0 に対して実質的に容量結合される。
【００３８】これらのビット線対のうち、（ＢＬ1 ，Ｂ
Ｌ1-）は共にＹセレクト線ＹＳ0 の両端縁から等間隔で
平行にまっすぐ延びているので、Ｙセレクト線ＹＳ0 に
対する寄生容量は両者の間で平衡している。ビット線対
（ＢＬ0 ，ＢＬ0-）においては、捻り部ＴＷより左側で
はＢＬ0-がＹセレクト線ＹＳ0 の直下に位置しＢＬ0が
Ｙセレクト線ＹＳ0 の側方に位置しているが、捻り部Ｔ
Ｗより右側では両者の位置が入れ替わってＢＬ0 がＹセ
レクト線ＹＳ0 の直下に位置しＢＬ0-がＹセレクト線Ｙ
Ｓ0 の側方に位置している。このため、（ＢＬ0 ，ＢＬ
0-）の全長についてみればＹセレクト線ＹＳ0 に対する
寄生容量は両者の間で平衡している。
Ｌ1-）は共にＹセレクト線ＹＳ0 の両端縁から等間隔で
平行にまっすぐ延びているので、Ｙセレクト線ＹＳ0 に
対する寄生容量は両者の間で平衡している。ビット線対
（ＢＬ0 ，ＢＬ0-）においては、捻り部ＴＷより左側で
はＢＬ0-がＹセレクト線ＹＳ0 の直下に位置しＢＬ0が
Ｙセレクト線ＹＳ0 の側方に位置しているが、捻り部Ｔ
Ｗより右側では両者の位置が入れ替わってＢＬ0 がＹセ
レクト線ＹＳ0 の直下に位置しＢＬ0-がＹセレクト線Ｙ
Ｓ0 の側方に位置している。このため、（ＢＬ0 ，ＢＬ
0-）の全長についてみればＹセレクト線ＹＳ0 に対する
寄生容量は両者の間で平衡している。
【００３９】したがって、第１組のビット線対（ＢＬ0
，ＢＬ0-）〜（ＢＬ3 ，ＢＬ3-）で同時にセンシング
が行われる際にＹセレクト線ＹＳ0 の電位変化が寄生容
量を介して付近のビット線対（ＢＬ0 ，ＢＬ0-）、（Ｂ
Ｌ1 ，ＢＬ1-）に影響しても、各ビット線対のビット線
とビット補線とに均等に作用するため、影響がキャンセ
ルされ、センス不良は起こらない。
，ＢＬ0-）〜（ＢＬ3 ，ＢＬ3-）で同時にセンシング
が行われる際にＹセレクト線ＹＳ0 の電位変化が寄生容
量を介して付近のビット線対（ＢＬ0 ，ＢＬ0-）、（Ｂ
Ｌ1 ，ＢＬ1-）に影響しても、各ビット線対のビット線
とビット補線とに均等に作用するため、影響がキャンセ
ルされ、センス不良は起こらない。
【００４０】第２組のビット線対（ＢＬ4 ，ＢＬ4-）〜
（ＢＬ7 ，ＢＬ7-）の領域内におけるＹセレクト線ＹＳ
1 は、捻り部ＴＷをもたずに互いに平行にまっすぐ延在
するビット線対（ＢＬ7 ，ＢＬ7-）の双方に均等に掛か
る位置に配置される。
（ＢＬ7 ，ＢＬ7-）の領域内におけるＹセレクト線ＹＳ
1 は、捻り部ＴＷをもたずに互いに平行にまっすぐ延在
するビット線対（ＢＬ7 ，ＢＬ7-）の双方に均等に掛か
る位置に配置される。
【００４１】この場合、このビット線対（ＢＬ7 ，ＢＬ
7-）と捻り部ＴＷを有するビット線対（ＢＬ6 ，ＢＬ6
-）がＹセレクト線ＹＳ1 に対して実質的に容量結合さ
れる。Ｙセレクト線ＹＳ1 の下側のビット線ＢＬ8 は、
他の組（第３組）に属するもので、第２組のビット線ま
たはビット補線と同時にセンシングされることはないの
で、Ｙセレクト線ＹＳ1 に対して実質的に容量結合され
るものではない。
7-）と捻り部ＴＷを有するビット線対（ＢＬ6 ，ＢＬ6
-）がＹセレクト線ＹＳ1 に対して実質的に容量結合さ
れる。Ｙセレクト線ＹＳ1 の下側のビット線ＢＬ8 は、
他の組（第３組）に属するもので、第２組のビット線ま
たはビット補線と同時にセンシングされることはないの
で、Ｙセレクト線ＹＳ1 に対して実質的に容量結合され
るものではない。
【００４２】容量結合されるビット線対のうち、（ＢＬ
7 ，ＢＬ7-）は共にＹセレクト線ＹＳ1 の直下で平行に
まっすぐ延びているので、Ｙセレクト線ＹＳ1 に対する
寄生容量は両者の間で平衡している。ビット線対（ＢＬ
6 ，ＢＬ6-）においては、捻り部ＴＷより左側ではＢＬ
6-がＹセレクト線ＹＳ1 の直下に位置しＢＬ6 がＹセレ
クト線ＹＳ1 の側方に位置しているが、捻り部ＴＷより
右側では両者の位置が入れ替わってＢＬ6 がＹセレクト
線ＹＳ1 の直下に位置しＢＬ6-がＹセレクト線ＹＳ1 の
側方に位置している。このため、（ＢＬ6 ，ＢＬ6-）の
全長についてみれば、Ｙセレクト線ＹＳ1 に対する寄生
容量は両者の間で平衡している。
7 ，ＢＬ7-）は共にＹセレクト線ＹＳ1 の直下で平行に
まっすぐ延びているので、Ｙセレクト線ＹＳ1 に対する
寄生容量は両者の間で平衡している。ビット線対（ＢＬ
6 ，ＢＬ6-）においては、捻り部ＴＷより左側ではＢＬ
6-がＹセレクト線ＹＳ1 の直下に位置しＢＬ6 がＹセレ
クト線ＹＳ1 の側方に位置しているが、捻り部ＴＷより
右側では両者の位置が入れ替わってＢＬ6 がＹセレクト
線ＹＳ1 の直下に位置しＢＬ6-がＹセレクト線ＹＳ1 の
側方に位置している。このため、（ＢＬ6 ，ＢＬ6-）の
全長についてみれば、Ｙセレクト線ＹＳ1 に対する寄生
容量は両者の間で平衡している。
【００４３】したがって、第２組のビット線対（ＢＬ4
，ＢＬ4-）〜（ＢＬ7 ，ＢＬ7-）で同時にセンシング
が行われる際にＹセレクト線ＹＳ1 の電位変化が寄生容
量を介して付近のビット線対（ＢＬ6 ，ＢＬ6-）、（Ｂ
Ｌ7 ，ＢＬ7-）に影響しても、各ビット線対のビット線
とビット補線とに均等に作用するため、影響分がキャン
セルされ、センス不良は起こらない。
，ＢＬ4-）〜（ＢＬ7 ，ＢＬ7-）で同時にセンシング
が行われる際にＹセレクト線ＹＳ1 の電位変化が寄生容
量を介して付近のビット線対（ＢＬ6 ，ＢＬ6-）、（Ｂ
Ｌ7 ，ＢＬ7-）に影響しても、各ビット線対のビット線
とビット補線とに均等に作用するため、影響分がキャン
セルされ、センス不良は起こらない。
【００４４】第３組のビット線対（ＢＬ8 ，ＢＬ8-）〜
（ＢＬ11，ＢＬ11-)の領域内におけるＹセレクト線ＹＳ
2 は捻り部ＴＷをもたないビット線対（ＢＬ11，ＢＬ11
-)の内側でビット線ＢＬ11とビット補線ＢＬ11- とから
均等に離間した位置に配置される。この場合、このビッ
ト線対（ＢＬ11，ＢＬ11-)と捻り部ＴＷを有するビット
線対（ＢＬ10, ＢＬ10-)がＹセレクト線ＹＳ2 に対して
実質的に容量結合されるが、上記と同様に、寄生容量が
ビット線とビット補線との間で平衡しているので、Ｙセ
レクト線ＹＳ2 の電位変化の影響がキャンセルされ、セ
ンス不良は起こらない。
（ＢＬ11，ＢＬ11-)の領域内におけるＹセレクト線ＹＳ
2 は捻り部ＴＷをもたないビット線対（ＢＬ11，ＢＬ11
-)の内側でビット線ＢＬ11とビット補線ＢＬ11- とから
均等に離間した位置に配置される。この場合、このビッ
ト線対（ＢＬ11，ＢＬ11-)と捻り部ＴＷを有するビット
線対（ＢＬ10, ＢＬ10-)がＹセレクト線ＹＳ2 に対して
実質的に容量結合されるが、上記と同様に、寄生容量が
ビット線とビット補線との間で平衡しているので、Ｙセ
レクト線ＹＳ2 の電位変化の影響がキャンセルされ、セ
ンス不良は起こらない。
【００４５】図４は、参考例としてＹセレクト線ＹＳの
不適正な配置例を示す。第１組のビット線対（ＢＬ0 ，
ＢＬ0-）〜（ＢＬ3 ，ＢＬ3- )の領域内に配置されたＹ
セレクト線ＹＳ0'の場合、ビット線対（ＢＬ1 ，ＢＬ1
-）との間に不平衡な寄生容量が存在する。このため、
Ｙセレクト線ＹＳ0 の電位変化がビット線ＢＬ1 とビッ
ト補線ＢＬ1-とに異なった影響を及ぼし、センス不良を
起こすおそれがある。
不適正な配置例を示す。第１組のビット線対（ＢＬ0 ，
ＢＬ0-）〜（ＢＬ3 ，ＢＬ3- )の領域内に配置されたＹ
セレクト線ＹＳ0'の場合、ビット線対（ＢＬ1 ，ＢＬ1
-）との間に不平衡な寄生容量が存在する。このため、
Ｙセレクト線ＹＳ0 の電位変化がビット線ＢＬ1 とビッ
ト補線ＢＬ1-とに異なった影響を及ぼし、センス不良を
起こすおそれがある。
【００４６】第２組のビット線対（ＢＬ4 ，ＢＬ4-）〜
（ＢＬ7 ，ＢＬ7- )の領域内に配置されたＹセレクト線
ＹＳ1'の場合、ビット線対（ＢＬ5 ，ＢＬ5-）との間お
よびビット線対（ＢＬ7 ，ＢＬ7-）との間にそれぞれ不
平衡な寄生容量が存在する。このため、Ｙセレクト線Ｙ
Ｓ1 の電位変化がビット線ＢＬ5 ，ＢＬ7 とビット補線
ＢＬ5-，ＢＬ7-とに異なった影響を及ぼすことになり、
センス不良を起こすおそれがある。
（ＢＬ7 ，ＢＬ7- )の領域内に配置されたＹセレクト線
ＹＳ1'の場合、ビット線対（ＢＬ5 ，ＢＬ5-）との間お
よびビット線対（ＢＬ7 ，ＢＬ7-）との間にそれぞれ不
平衡な寄生容量が存在する。このため、Ｙセレクト線Ｙ
Ｓ1 の電位変化がビット線ＢＬ5 ，ＢＬ7 とビット補線
ＢＬ5-，ＢＬ7-とに異なった影響を及ぼすことになり、
センス不良を起こすおそれがある。
【００４７】第３組のビット線対（ＢＬ8 ，ＢＬ8-）〜
（ＢＬ11，ＢＬ11-)の領域内に配置されたＹセレクト線
ＹＳ2'の場合、ビット線対（ＢＬ9 ，ＢＬ9-）との間お
よびビット線対（ＢＬ11，ＢＬ11-)との間にそれぞれ不
平衡な寄生容量が存在する。このため、Ｙセレクト線Ｙ
Ｓ2'の電位変化がビット線ＢＬ9 ，ＢＬ11とビット補線
ＢＬ9-，ＢＬ11- とに異なった影響を及ぼすことにな
り、センス不良を起こすおそれがある。
（ＢＬ11，ＢＬ11-)の領域内に配置されたＹセレクト線
ＹＳ2'の場合、ビット線対（ＢＬ9 ，ＢＬ9-）との間お
よびビット線対（ＢＬ11，ＢＬ11-)との間にそれぞれ不
平衡な寄生容量が存在する。このため、Ｙセレクト線Ｙ
Ｓ2'の電位変化がビット線ＢＬ9 ，ＢＬ11とビット補線
ＢＬ9-，ＢＬ11- とに異なった影響を及ぼすことにな
り、センス不良を起こすおそれがある。
【００４８】上述した実施例は、隣接する４つのセンス
アンプを同時に動作させるようにしたメモリセル・アレ
イに係るものであった。しかし、本発明は、隣接する任
意の数のセンスアンプを同時に動作させるメモリセル・
アレイに適用可能である。また、本発明は、１／４ピッ
チ・ビットライン・コンタクト方式以外に限らず、ツイ
スト構造を採っている任意のメモリセル・アレイに適用
可能である。
アンプを同時に動作させるようにしたメモリセル・アレ
イに係るものであった。しかし、本発明は、隣接する任
意の数のセンスアンプを同時に動作させるメモリセル・
アレイに適用可能である。また、本発明は、１／４ピッ
チ・ビットライン・コンタクト方式以外に限らず、ツイ
スト構造を採っている任意のメモリセル・アレイに適用
可能である。
【００４９】
【発明の効果】以上説明したように、本発明の半導体メ
モリ装置によれば、メモリセル・アレイにおいて奇数番
目もしくは偶数番目の各ビット線対を構成するビット線
とビット補線とが線の長さ方向のほぼ中間位置にて１回
捻って互いに位置を替え、セレクト線は捻らずに互いに
平行に延びるビット線対のビット線とビット補線とに対
してほぼ等間隔の位置に配置される構成としたので、互
いに近接するビット線同士、ビット補線同士またはビッ
ト線とビット補線間の寄生容量を平衡させるだけでな
く、セレクト線とその付近のビット線対との間に存在す
る寄生容量をも平衡させることが可能であり、メモリセ
ルからの記憶情報のセンシングを安定確実に行うことが
できる。
モリ装置によれば、メモリセル・アレイにおいて奇数番
目もしくは偶数番目の各ビット線対を構成するビット線
とビット補線とが線の長さ方向のほぼ中間位置にて１回
捻って互いに位置を替え、セレクト線は捻らずに互いに
平行に延びるビット線対のビット線とビット補線とに対
してほぼ等間隔の位置に配置される構成としたので、互
いに近接するビット線同士、ビット補線同士またはビッ
ト線とビット補線間の寄生容量を平衡させるだけでな
く、セレクト線とその付近のビット線対との間に存在す
る寄生容量をも平衡させることが可能であり、メモリセ
ルからの記憶情報のセンシングを安定確実に行うことが
できる。
【図１】本発明の一実施例によるＤＲＡＭのメモリセル
・アレイにおけるビット線対およびＹセレクト線の配置
構造を示す略平面図である。
・アレイにおけるビット線対およびＹセレクト線の配置
構造を示す略平面図である。
【図２】実施例におけるＹセレクト線とビット線対との
間の位置的な上下関係を示す図である。
間の位置的な上下関係を示す図である。
【図３】実施例の変形例によるＤＲＡＭのメモリセル・
アレイにおけるビット線対およびＹセレクト線の配置構
造を示す略平面図である。
アレイにおけるビット線対およびＹセレクト線の配置構
造を示す略平面図である。
【図４】参考例としてＹセレクト線ＹＳの不適正な配置
例を示す図である。
例を示す図である。
【図５】ＤＲＡＭのメモリセル・アレイの基本構造を示
す回路図である。
す回路図である。
【図６】センスアンプ内の典型的な回路構成を示す回路
図である。
図である。
【図７】センスアンプの動作を説明するための各部の信
号の波形図である。
号の波形図である。
【図８】１／４ピッチ・ビットライン・コンタクト方式
によるメモリセル・アレイの構造を示す回路図である。
によるメモリセル・アレイの構造を示す回路図である。
【図９】１／４ピッチ・ビットライン・コンタクト方式
によるメモリセル・アレイのレイアウトを示す略平面図
である。
によるメモリセル・アレイのレイアウトを示す略平面図
である。
【図１０】１／４ピッチ・ビットライン・コンタクト方
式によるメモリセル・アレイにおけるビット線対および
Ｙセレクト線の配置構造を示す図である。
式によるメモリセル・アレイにおけるビット線対および
Ｙセレクト線の配置構造を示す図である。
【図１１】従来のビット線対およびＹセレクト線の配置
構造における不具合を説明するための波形図である。
構造における不具合を説明するための波形図である。
ＢＬi ，ＢＬi- ビット線対 ＹＳi Ｙセレクト線 ＴＷ 捻り部 ＳＡi センスアンプ ＭＣi,j メモリセル ＷＬj ワード線
Claims (2)
- 【請求項１】 各ビット線対を構成するビット線とビッ
ト補線とのほぼ中間位置に隣のビット線対を構成するビ
ット線およびビット補線のいずれか片方が配置され、メ
モリアドレスによって選択されたビット線またはビット
補線をセンスアンプを介してデータ入出力線に接続する
ためのセレクト線が層間絶縁膜を介してビット線および
ビット補線の上にそれらと平行に配置される半導体メモ
リ装置において、 奇数番目もしくは偶数番目の各ビット線対を構成するビ
ット線とビット補線とが線の長さ方向のほぼ中間位置に
て１回捻って互いに位置を替え、前記セレクト線は捻り
部をもたずに互いに平行に延びるビット線対のビット線
とビット補線とに対してほぼ等間隔の位置に配置される
ことを特徴とする半導体メモリ装置。 - 【請求項２】 各ビット線対を構成するビット線とビッ
ト補線とのほぼ中間位置に隣のビット線対を構成するビ
ット線およびビット補線のいずれか片方が配置され、各
ビット線またはビット補線上で隣り合うビット線コンタ
クト位置のピッチをＰとするとき、ビット線およびビッ
ト補線配列方向において隣り合うビット線コンタクトの
位置がビット線またはビット補線と平行な方向でＰ／４
だけずれており、メモリアドレスによって選択されたビ
ット線またはビット補線をセンスアンプを介してデータ
入出力線に接続するためのセレクト線が層間絶縁膜を介
してビット線およびビット補線の上にそれらと平行に配
置される半導体メモリ装置において、 奇数番目もしくは偶数番目の各ビット線対を構成するビ
ット線とビット補線とが線の長さ方向のほぼ中間位置に
て１回捻って互いに位置を替え、前記セレクト線は捻り
部をもたずに互いに平行に延びるビット線対のビット線
とビット補線とに対してほぼ等間隔の位置に配置される
ことを特徴とする半導体メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22509393A JP3440335B2 (ja) | 1993-08-18 | 1993-08-18 | 半導体メモリ装置 |
| US08/292,480 US5625234A (en) | 1993-08-18 | 1994-08-18 | Semiconductor memory device with bit line and select line arrangement maintaining parasitic capacitance in equilibrium |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22509393A JP3440335B2 (ja) | 1993-08-18 | 1993-08-18 | 半導体メモリ装置 |
| US08/292,480 US5625234A (en) | 1993-08-18 | 1994-08-18 | Semiconductor memory device with bit line and select line arrangement maintaining parasitic capacitance in equilibrium |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0758215A true JPH0758215A (ja) | 1995-03-03 |
| JP3440335B2 JP3440335B2 (ja) | 2003-08-25 |
Family
ID=26526433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22509393A Expired - Lifetime JP3440335B2 (ja) | 1993-08-18 | 1993-08-18 | 半導体メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5625234A (ja) |
| JP (1) | JP3440335B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6625070B2 (en) | 2000-12-19 | 2003-09-23 | Hitachi, Ltd. | Semiconductor memory device |
| US7002866B2 (en) | 2001-11-20 | 2006-02-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
Families Citing this family (18)
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|---|---|---|---|---|
| US5864181A (en) | 1993-09-15 | 1999-01-26 | Micron Technology, Inc. | Bi-level digit line architecture for high density DRAMs |
| JP3281215B2 (ja) * | 1995-03-16 | 2002-05-13 | 株式会社東芝 | ダイナミック型半導体記憶装置 |
| US6043562A (en) | 1996-01-26 | 2000-03-28 | Micron Technology, Inc. | Digit line architecture for dynamic memory |
| JPH10107208A (ja) * | 1996-09-30 | 1998-04-24 | Toshiba Corp | 半導体集積回路装置 |
| EP0952479B1 (en) * | 1998-04-20 | 2006-05-17 | Sony Corporation | Color display device |
| KR100278656B1 (ko) * | 1998-05-12 | 2001-02-01 | 윤종용 | 트위스트된비트라인구조를갖는반도체메모리장치 |
| US6209055B1 (en) * | 1998-10-29 | 2001-03-27 | International Business Machines Corporation | Method and apparatus for reducing noise induced among conductive lines |
| DE19907176A1 (de) * | 1999-02-19 | 2000-08-31 | Siemens Ag | Decoder-Anschlußanordnung für Speicherchips mit langen Bitleitungen |
| US6570781B1 (en) | 2000-06-28 | 2003-05-27 | Marvell International Ltd. | Logic process DRAM |
| US6947324B1 (en) | 2000-06-28 | 2005-09-20 | Marvell International Ltd. | Logic process DRAM |
| US7184290B1 (en) | 2000-06-28 | 2007-02-27 | Marvell International Ltd. | Logic process DRAM |
| KR100380387B1 (ko) * | 2001-02-08 | 2003-04-11 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 신호 라인 배치 방법 |
| US6894231B2 (en) * | 2002-03-19 | 2005-05-17 | Broadcom Corporation | Bus twisting scheme for distributed coupling and low power |
| DE10229163B3 (de) * | 2002-06-28 | 2004-02-05 | Infineon Technologies Ag | Speicherbaustein mit gekreuzten Bitleitungen und Verfahren zum Auslesen |
| JP2004158802A (ja) * | 2002-11-08 | 2004-06-03 | Renesas Technology Corp | 半導体記憶装置 |
| US7139993B2 (en) * | 2004-03-26 | 2006-11-21 | Sun Microsystems, Inc. | Method and apparatus for routing differential signals across a semiconductor chip |
| KR100558012B1 (ko) * | 2004-07-16 | 2006-03-06 | 삼성전자주식회사 | 반도체 메모리 소자 |
| JP5137178B2 (ja) * | 2007-02-19 | 2013-02-06 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置及びそのレイアウト方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07105134B2 (ja) * | 1987-08-28 | 1995-11-13 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH0713858B2 (ja) * | 1988-08-30 | 1995-02-15 | 三菱電機株式会社 | 半導体記憶装置 |
| US5144583A (en) * | 1989-01-09 | 1992-09-01 | Kabushiki Kaisha Toshiba | Dynamic semiconductor memory device with twisted bit-line structure |
| JP2953708B2 (ja) * | 1989-07-31 | 1999-09-27 | 株式会社東芝 | ダイナミック型半導体記憶装置 |
-
1993
- 1993-08-18 JP JP22509393A patent/JP3440335B2/ja not_active Expired - Lifetime
-
1994
- 1994-08-18 US US08/292,480 patent/US5625234A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6856559B2 (en) | 2000-12-19 | 2005-02-15 | Renesas Technology Corp. | Semiconductor memory device |
| US7068551B2 (en) | 2000-12-19 | 2006-06-27 | Renesas Technology Corp. | Semiconductor memory device |
| US7254068B2 (en) | 2000-12-19 | 2007-08-07 | Renesas Technology Corp. | Semiconductor memory device |
| US7002866B2 (en) | 2001-11-20 | 2006-02-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5625234A (en) | 1997-04-29 |
| JP3440335B2 (ja) | 2003-08-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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