JPH0758096A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0758096A JPH0758096A JP19868693A JP19868693A JPH0758096A JP H0758096 A JPH0758096 A JP H0758096A JP 19868693 A JP19868693 A JP 19868693A JP 19868693 A JP19868693 A JP 19868693A JP H0758096 A JPH0758096 A JP H0758096A
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- film
- layer
- insulating film
- interlayer insulating
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Formation Of Insulating Films (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】層間絶縁膜から発生する水分がＭＯＳ型半導体
素子のゲート酸化膜に影響を与えてホットキャリア特性
を害するのを防ぐ。 【構成】低い成膜速度のＥＣＲプラズマＣＶＤ法で形成
したシリコン酸化膜は、侵入する水分を捕獲する作用を
もつので、この酸化膜を層間絶縁膜の下層配線側に設け
て水分の透過を阻止する。そして、その上に高い成膜速
度で厚いシリコン酸化膜をＥＣＲプラズマＣＶＤ法で形
成する。さらにその上にArを含む反応ガスを用いたＥＣ
ＲプラズマＣＶＤ法でシリコン酸化膜を形成すると、ス
パッタエッチング効果で表面を平坦な層間絶縁膜ができ
る。
素子のゲート酸化膜に影響を与えてホットキャリア特性
を害するのを防ぐ。 【構成】低い成膜速度のＥＣＲプラズマＣＶＤ法で形成
したシリコン酸化膜は、侵入する水分を捕獲する作用を
もつので、この酸化膜を層間絶縁膜の下層配線側に設け
て水分の透過を阻止する。そして、その上に高い成膜速
度で厚いシリコン酸化膜をＥＣＲプラズマＣＶＤ法で形
成する。さらにその上にArを含む反応ガスを用いたＥＣ
ＲプラズマＣＶＤ法でシリコン酸化膜を形成すると、ス
パッタエッチング効果で表面を平坦な層間絶縁膜ができ
る。
Description
【０００１】
【産業上の利用分野】本発明は、層間絶縁膜を介して積
層される多層配線構造を有する集積回路などの半導体装
置の製造方法に関する。
層される多層配線構造を有する集積回路などの半導体装
置の製造方法に関する。
【０００２】
【従来の技術】集積回路の集積度の増大のために、多層
配線構造が広く採用されている。多層配線構造を形成す
るために下層配線を覆う層間絶縁膜に段差があると、上
層配線の、いわゆるステップ・カバレージの問題が生ず
るので、層間絶縁膜の表面を平坦化する必要がある。層
間絶縁膜の平坦化のためには、従来は、ＴＥＯＳ、すな
わちテトラエチルキシランSi( ＯＣ2 Ｈ5 ) 4 を用いる
常圧オゾンＴＥＯＳ−ＣＶＤにより表面平坦な酸化膜を
形成するか、プラズマＣＶＤにより酸化膜を成膜後、有
機溶媒にとかした水酸化けい素Si( ＯＨ )4 を塗布して
形成するＳＯＧ膜によって平坦化する方法が行われてい
る。
配線構造が広く採用されている。多層配線構造を形成す
るために下層配線を覆う層間絶縁膜に段差があると、上
層配線の、いわゆるステップ・カバレージの問題が生ず
るので、層間絶縁膜の表面を平坦化する必要がある。層
間絶縁膜の平坦化のためには、従来は、ＴＥＯＳ、すな
わちテトラエチルキシランSi( ＯＣ2 Ｈ5 ) 4 を用いる
常圧オゾンＴＥＯＳ−ＣＶＤにより表面平坦な酸化膜を
形成するか、プラズマＣＶＤにより酸化膜を成膜後、有
機溶媒にとかした水酸化けい素Si( ＯＨ )4 を塗布して
形成するＳＯＧ膜によって平坦化する方法が行われてい
る。
【０００３】
【発明が解決しようとする課題】しかし、上記の常圧Ｔ
ＥＯＳ−ＣＶＤを用いた平坦化、あるいはプラズマＣＶ
ＤとＳＯＧとの組合わせによる平坦化のいずれも、形成
される酸化膜が後工程で加熱される際に発生する水分が
多く、ゲート絶縁膜に悪影響を与えてＭＯＳデバイス特
性を劣化させることがある。
ＥＯＳ−ＣＶＤを用いた平坦化、あるいはプラズマＣＶ
ＤとＳＯＧとの組合わせによる平坦化のいずれも、形成
される酸化膜が後工程で加熱される際に発生する水分が
多く、ゲート絶縁膜に悪影響を与えてＭＯＳデバイス特
性を劣化させることがある。
【０００４】本発明の目的は、上述の問題を解決し、下
層のゲート絶縁膜に水分による悪影響が与えられること
のない層間絶縁膜を有する半導体装置の製造方法を提供
することにある。
層のゲート絶縁膜に水分による悪影響が与えられること
のない層間絶縁膜を有する半導体装置の製造方法を提供
することにある。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、半導体基体に形成されたＭＯＳ型半導
体素子の上に多層配線構造を有する半導体装置の製造方
法において、ＥＣＲプラズマＣＶＤ法によって下層配線
側が水分の透過しにくい層である複数層のシリコン酸化
膜を積層して形成する。シリコン酸化膜の水分の透過し
にくい層を1000Å／min 以下の成膜速度で形成するこ
と、その層の上に成膜速度が3000Å／min以上のＥＣＲ
プラズマＣＶＤ法によって第二層を、アルゴンを含む反
応ガスを用いたＥＣＲプラズマＣＶＤ法によって第三層
を順次積層することが良い方法である。また、層間絶縁
膜を形成後、表面をケミカル・メカニカル・ポリッシン
グすることも有効である。
めに、本発明は、半導体基体に形成されたＭＯＳ型半導
体素子の上に多層配線構造を有する半導体装置の製造方
法において、ＥＣＲプラズマＣＶＤ法によって下層配線
側が水分の透過しにくい層である複数層のシリコン酸化
膜を積層して形成する。シリコン酸化膜の水分の透過し
にくい層を1000Å／min 以下の成膜速度で形成するこ
と、その層の上に成膜速度が3000Å／min以上のＥＣＲ
プラズマＣＶＤ法によって第二層を、アルゴンを含む反
応ガスを用いたＥＣＲプラズマＣＶＤ法によって第三層
を順次積層することが良い方法である。また、層間絶縁
膜を形成後、表面をケミカル・メカニカル・ポリッシン
グすることも有効である。
【０００６】
【作用】成膜速度の低いＥＣＲプラズマＣＶＤ法で形成
される第一のシリコン酸化膜は、入ってくる水分をSiダ
ングリングボンドで捕獲するので、下記のＭＯＳ型半導
体素子のゲート絶縁膜への水分の侵入を防ぐ。その上に
成膜速度の大きいＥＣＲプラズマＣＶＤ法で第二のシリ
コン酸化膜を積層すれば、短い成膜時間で層間絶縁膜の
必要な厚さを得ることができ、かつ、第二の酸化膜から
の水分の発生も少ない。その上の第三シリコン酸化膜を
Arを含む反応ガスを用いるＥＣＲプラズマＣＶＤ法で形
成すれば、膜面に45°の方向のエッチング速度が最大と
なるスパッタエッチング効果が生じ、平坦化が行われ
る。しかも、これらの３層の酸化膜は、同一ＥＣＲプラ
ズマＣＶＤ装置で連続的に成膜できるため、汚染微粒子
の付着がない。なお、層間絶縁膜表面をさらにケミカル
・メカニカル・ポリッシングすることは、より平坦度を
高める。
される第一のシリコン酸化膜は、入ってくる水分をSiダ
ングリングボンドで捕獲するので、下記のＭＯＳ型半導
体素子のゲート絶縁膜への水分の侵入を防ぐ。その上に
成膜速度の大きいＥＣＲプラズマＣＶＤ法で第二のシリ
コン酸化膜を積層すれば、短い成膜時間で層間絶縁膜の
必要な厚さを得ることができ、かつ、第二の酸化膜から
の水分の発生も少ない。その上の第三シリコン酸化膜を
Arを含む反応ガスを用いるＥＣＲプラズマＣＶＤ法で形
成すれば、膜面に45°の方向のエッチング速度が最大と
なるスパッタエッチング効果が生じ、平坦化が行われ
る。しかも、これらの３層の酸化膜は、同一ＥＣＲプラ
ズマＣＶＤ装置で連続的に成膜できるため、汚染微粒子
の付着がない。なお、層間絶縁膜表面をさらにケミカル
・メカニカル・ポリッシングすることは、より平坦度を
高める。
【０００７】
【実施例】以下、図１を引用して本発明の実施例につい
て述べる。図１において、シリコン基板１には、表面層
にｐ形のソース・ドレイン領域２を有し、その中間の表
面上にゲート酸化膜３を介して多結晶シリコンからなる
0.５μｍの幅のゲート電極４を備えたＭＯＳＦＥＴが形
成されている。ゲート電極４を覆う絶縁膜５には接触孔
が明けられ、その接触孔５内でAl−Si−Cu合金からなる
厚さ0.５μｍで最小パターン幅1.０μｍの下層配線61
を、300 Åの厚さのTiと1000Åの厚さのTiＮからなる下
地金属膜７を介してソース・ドレイン領域２に接触させ
た。つづいて、ＥＣＲプラズマＣＶＤ法により、ガス流
量比がSiＨ4 ：Ｏ2 ＝17：20.5(sccm)、マイクロ波電力
850 Ｗ、高周波電力700 Ｗ、基板温度260 ℃、ソレノイ
ドコイル (ＳＣ) 電流165 Ａ、サブソレノイドコイル
(ＳＳＣ)電流165 Ａの条件で成膜速度600 Å／min によ
り酸化膜を0.１μｍの厚さに形成し、層間絶縁膜の第一
層81とする。つづいて第二の成膜は、ガス流量比がSiＨ
4：Ｏ2 ＝140 ：200(sccm) 、マイクロ波電力700 Ｗ、
高周波電力750 Ｗ、基板温度260 ℃、ＳＣ電流200 Ａ、
ＳＳＣ電流200 Ａの条件で成膜速度5000Å／min により
層間絶縁膜の第二層82としての酸化膜を0.７μｍの厚さ
に形成した。さらに第三の成膜は、ガス流量比がSi
Ｈ4 ：Ｏ2 ：Ar＝17：20.5：10(sccm)、マイクロ波電力
850 Ｗ、高周波電力700 Ｗ、基板温度260 ℃、ＳＣ電流
165 Ａ、ＳＳＣ電流165 Ａの条件で成膜速度600 Å／mi
n により層間絶縁膜の第三層83としての酸化膜を0.２μ
ｍの厚さに形成した。図示しない層間の貫通孔を形成
後、Al−Si合金からなる上層配線62を1.０μｍ厚さでパ
ターン形成し、そのあと、プラズマＣＶＤによる0.１μ
ｍの厚さのSiＯ膜、ＣＶＤによる0.３μｍの厚さのＰＳ
Ｇ膜、プラズマＣＶＤによる0.６μｍの厚さのSiＮ膜か
らなる表面保護膜９を形成し、400 ℃、30分のアニール
をする。
て述べる。図１において、シリコン基板１には、表面層
にｐ形のソース・ドレイン領域２を有し、その中間の表
面上にゲート酸化膜３を介して多結晶シリコンからなる
0.５μｍの幅のゲート電極４を備えたＭＯＳＦＥＴが形
成されている。ゲート電極４を覆う絶縁膜５には接触孔
が明けられ、その接触孔５内でAl−Si−Cu合金からなる
厚さ0.５μｍで最小パターン幅1.０μｍの下層配線61
を、300 Åの厚さのTiと1000Åの厚さのTiＮからなる下
地金属膜７を介してソース・ドレイン領域２に接触させ
た。つづいて、ＥＣＲプラズマＣＶＤ法により、ガス流
量比がSiＨ4 ：Ｏ2 ＝17：20.5(sccm)、マイクロ波電力
850 Ｗ、高周波電力700 Ｗ、基板温度260 ℃、ソレノイ
ドコイル (ＳＣ) 電流165 Ａ、サブソレノイドコイル
(ＳＳＣ)電流165 Ａの条件で成膜速度600 Å／min によ
り酸化膜を0.１μｍの厚さに形成し、層間絶縁膜の第一
層81とする。つづいて第二の成膜は、ガス流量比がSiＨ
4：Ｏ2 ＝140 ：200(sccm) 、マイクロ波電力700 Ｗ、
高周波電力750 Ｗ、基板温度260 ℃、ＳＣ電流200 Ａ、
ＳＳＣ電流200 Ａの条件で成膜速度5000Å／min により
層間絶縁膜の第二層82としての酸化膜を0.７μｍの厚さ
に形成した。さらに第三の成膜は、ガス流量比がSi
Ｈ4 ：Ｏ2 ：Ar＝17：20.5：10(sccm)、マイクロ波電力
850 Ｗ、高周波電力700 Ｗ、基板温度260 ℃、ＳＣ電流
165 Ａ、ＳＳＣ電流165 Ａの条件で成膜速度600 Å／mi
n により層間絶縁膜の第三層83としての酸化膜を0.２μ
ｍの厚さに形成した。図示しない層間の貫通孔を形成
後、Al−Si合金からなる上層配線62を1.０μｍ厚さでパ
ターン形成し、そのあと、プラズマＣＶＤによる0.１μ
ｍの厚さのSiＯ膜、ＣＶＤによる0.３μｍの厚さのＰＳ
Ｇ膜、プラズマＣＶＤによる0.６μｍの厚さのSiＮ膜か
らなる表面保護膜９を形成し、400 ℃、30分のアニール
をする。
【０００８】別の実施例では、３層の層間絶縁膜81、8
2、83を成膜後、エッチング液と研磨材を用いたケミカ
ル・メカニカル・ポリッシングにより表面0.１μｍ厚を
研磨して表面に残留した突起などを除去し、そのあと上
記の貫通孔形成以降の工程をつづけた。
2、83を成膜後、エッチング液と研磨材を用いたケミカ
ル・メカニカル・ポリッシングにより表面0.１μｍ厚を
研磨して表面に残留した突起などを除去し、そのあと上
記の貫通孔形成以降の工程をつづけた。
【０００９】
【発明の効果】本発明によれば、成膜速度の低いＥＣＲ
プラズマＣＶＤ法で形成される水分の透過しにくいシリ
コン酸化膜を層間絶縁膜の下層配線側に備えることによ
り、ゲート酸化膜への水分の影響を阻止することがで
き、ゲート酸化膜のホットキャリア耐性を向上させるこ
とができる。そして、その上に同一装置で成膜速度の高
いＥＣＲプラズマＣＶＤ法で成膜する第二シリコン膜に
よって層間絶縁膜の絶縁に必要な厚さを短時間で確保
し、さらに同一装置で反応ガスにArを混合したＥＣＲプ
ラズマＣＶＤ法で第三シリコン酸化膜を成膜すると、ス
パッタエッチング効果により層間絶縁膜の上面を平坦に
することができる。この平坦化は、通常の平坦化工程の
ように複数の装置を経由しないので、経済効果も大き
い。そして、第二、第三のシリコン酸化膜からの水分の
発生も少なく、かつレシピの組み合わせにより生産性を
あげることができる。
プラズマＣＶＤ法で形成される水分の透過しにくいシリ
コン酸化膜を層間絶縁膜の下層配線側に備えることによ
り、ゲート酸化膜への水分の影響を阻止することがで
き、ゲート酸化膜のホットキャリア耐性を向上させるこ
とができる。そして、その上に同一装置で成膜速度の高
いＥＣＲプラズマＣＶＤ法で成膜する第二シリコン膜に
よって層間絶縁膜の絶縁に必要な厚さを短時間で確保
し、さらに同一装置で反応ガスにArを混合したＥＣＲプ
ラズマＣＶＤ法で第三シリコン酸化膜を成膜すると、ス
パッタエッチング効果により層間絶縁膜の上面を平坦に
することができる。この平坦化は、通常の平坦化工程の
ように複数の装置を経由しないので、経済効果も大き
い。そして、第二、第三のシリコン酸化膜からの水分の
発生も少なく、かつレシピの組み合わせにより生産性を
あげることができる。
【図１】本発明の一実施例の集積回路の要部断面図
１ ｎ形シリコン基板 ２ ｐ形ソース・ドレイン領域 ３ ゲート酸化膜 ４ ゲート電極 ５ 絶縁膜 ６１ 下層配線 ６２ 上層配線 ７ 下地金属膜 ８１ 層間絶縁膜第一層 ８２ 層間絶縁膜第二層 ８３ 層間絶縁膜第三層 ９ 表面保護膜
Claims (4)
- 【請求項１】半導体基体に形成されたＭＯＳ型半導体素
子の上に多層配線構造を有する半導体装置の製造方法に
おいて、ＥＣＲプラズマＣＶＤ法によって下層配線側が
水分の透過しにくい層である複数層のシリコン酸化膜を
積層して層間絶縁膜を形成することを特徴とする半導体
装置の製造方法。 - 【請求項２】シリコン酸化膜の水分の透過しにくい層が
1000Å／min 以下の成膜速度で形成する請求項１記載の
半導体装置の製造方法。 - 【請求項３】シリコン酸化膜の水分の透過しにくい層の
上に成膜速度が3000Å／min 以上のＥＣＲプラズマＣＶ
Ｄ法によって第二層を、アルゴンを含む反応ガスを用い
たＥＣＲプラズマＣＶＤ法によって第三層を順次積層す
る請求項１あるいは２記載の半導体装置の製造方法。 - 【請求項４】層間絶縁膜を形成後、表面をケミカル・メ
カニカル・ポリッシングする請求項１ないし３のいずれ
かに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19868693A JP3102214B2 (ja) | 1993-08-11 | 1993-08-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19868693A JP3102214B2 (ja) | 1993-08-11 | 1993-08-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0758096A true JPH0758096A (ja) | 1995-03-03 |
| JP3102214B2 JP3102214B2 (ja) | 2000-10-23 |
Family
ID=16395366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19868693A Expired - Fee Related JP3102214B2 (ja) | 1993-08-11 | 1993-08-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3102214B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2382460A (en) * | 2001-10-17 | 2003-05-28 | Murata Manufacturing Co | Forming a moisture-proof layer on a surface acoustic wave device |
| US8435828B2 (en) | 2010-01-13 | 2013-05-07 | Renesas Electronics Corporation | Method of manufacturing semiconductor device |
-
1993
- 1993-08-11 JP JP19868693A patent/JP3102214B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2382460A (en) * | 2001-10-17 | 2003-05-28 | Murata Manufacturing Co | Forming a moisture-proof layer on a surface acoustic wave device |
| GB2382460B (en) * | 2001-10-17 | 2004-01-07 | Murata Manufacturing Co | Surface acoustic wave device and method of producing the same |
| US6831340B2 (en) | 2001-10-17 | 2004-12-14 | Murata Manufacturing Co., Ltd. | Surface acoustic wave device and method of producing the same |
| US8435828B2 (en) | 2010-01-13 | 2013-05-07 | Renesas Electronics Corporation | Method of manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3102214B2 (ja) | 2000-10-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |