JPH0757473A - デコーダ及び周辺回路のストレステスト方法 - Google Patents

デコーダ及び周辺回路のストレステスト方法

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JPH0757473A
JPH0757473A JP6092222A JP9222294A JPH0757473A JP H0757473 A JPH0757473 A JP H0757473A JP 6092222 A JP6092222 A JP 6092222A JP 9222294 A JP9222294 A JP 9222294A JP H0757473 A JPH0757473 A JP H0757473A
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inputs
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common voltage
circuits
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JP6092222A
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English (en)
Inventor
David Charles Mcclure
シー． マククルーア デイビッド
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STMicroelectronics lnc USA
Original Assignee
SGS Thomson Microelectronics Inc
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Publication date
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters

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Abstract

(57)【要約】 【目的】 メモリアレイと共に使用するデコーダ及びそ
の他の周辺回路のストレステスト方法を提供する。 【構成】 アドレスバッファが複数個のデコーダの入力
を同時的に第一共通電圧レベルへ設定し、従ってメモリ
アレイ内の複数個の行及び／又は列が所定時間期間の間
選択状態とされる。次いで、ストレス電圧が集積回路へ
印加されてデコーダ及びその他の周辺回路内のゲート酸
化膜のストレステストを行なう。次いで、複数個のデコ
ーダの入力が同時的に第二共通電圧レベルへ設定され、
従ってメモリアレイ内の複数個の行及び／又は列が非選
択状態とされる。最後に、ストレス電圧が集積回路へ印
加され、デコーダ及びその他の周辺回路内のゲート酸化
膜のストレステストを行なう。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、大略、集積回路に関す
るものであって、更に詳細には、集積回路におけるメモ
リアレイに関するものである。更に詳細には、本発明
は、メモリアレイと共に使用されるデコーダ及び周辺回
路のストレステスト方法に関するものである。
【０００２】
【従来の技術】メモリアレイは、動作するために多数の
異なる回路を使用する。例えば、行デコーダ、列デコー
ダ、書込みデコーダ、プレコーディング及びポストコー
ディング回路を使用する場合がある。メモリアレイ、デ
コーダ及びその他のメモリアレイと共に使用される周辺
回路のストレステストは、通常、集積回路へストレス電
圧を印加することによって行なわれる。メモリアレイ及
び種々の回路内のほとんどの潜在的な欠陥はストレステ
ストの結果として検知される。
【０００３】しかしながら、メモリアレイと共に使用さ
れるデコーダ及びその他の周辺回路のストレステスト
は、通常、テストに時間がかかるために実施されること
はない。デコーダ及びその他の周辺回路における各ゲー
トのストレステストを行なうためには、各々のアドレス
の組合わせが個別的に選択されねばならない。次いでス
トレス電圧が集積回路へ印加される。しかしながら、当
業者にとって明らかな如く、各々のアドレス組合わせを
選択し且つストレスをかけることは極めて時間がかかる
ことである。従って、通常は、デコーダ及びその他の周
辺回路のストレステストを行なうことはない。
【０００４】例えば、１２８Ｋ×８Ｋメモリアレイと共
に使用されるデコーダ及びその他の周辺回路をテストす
るためには、１２８，０００個のアドレス組合わせを個
別的に活性化させねばならず、次いでストレス電圧をか
けることが必要である。この様な１２８，０００個のア
ドレス組合わせを介してのサイクル動作は非常に時間の
かかる作業である。ストレステストを行なわない場合に
は、デコーダ及び周辺回路における潜在的な欠陥は検知
されないままとなる。その結果、問題のあるメモリアレ
イが生産されることとなる。
【０００５】
【発明が解決しようとする課題】従って、メモリアレイ
と共に使用されるデコーダ及びその他の周辺回路をテス
トする方法が提供されることが望ましい。更に、この様
な方法は集積回路のテスト及び製造を複雑化させるもの
でないことが望ましい。
【０００６】
【課題を解決するための手段】本発明によれば、メモリ
アレイと共に使用されるデコーダ及びその他の周辺回路
に対するストレステスト方法が提供される。アドレスバ
ッファが、複数個のデコーダの入力を同時的に第一共通
電圧レベルへ設定し、従ってメモリアレイ内の複数個の
行及び／又は列が所定の時間期間の間選択状態とされ
る。次いで、集積回路へストレス電圧が印加され、デコ
ーダ及びその他の周辺回路内のゲート酸化膜のストレス
テストが行なわれる。次いで、複数個のデコーダの入力
は第二共通電圧レベルへ設定され、従ってメモリアレイ
内の複数個の行及び／又は列が非選択状態とされる。最
後に、集積回路へストレス電圧が印加され、デコーダ及
びその他の周辺回路内のゲート酸化膜のストレステスト
が行なわれる。
【０００７】
【実施例】図１を参照すると、メモリセルの回路図が示
されている。理解される如く、第一トランジスタ１０、
第二トランジスタ１２、第一負荷要素１４、第二負荷要
素１６がフリップフロップ形態で配列されている。好適
実施例においては、負荷要素１４，１６は抵抗である
が、当業者にとって明らかな如く、負荷要素１４，１６
に対してＰチャンネルトランジスタを使用することも可
能である。
【０００８】ＷＯＲＤとして示した行線１８が第三トラ
ンジスタ２０及び第四トランジスタ２２のゲートへ接続
している。行線１８はセルを活性化させるために使用さ
れる。ＢＩＴ及びオーバーラインを付けたＢＩＴとして
それぞれ示した信号線２４，２６は、セルへデータを書
込んだりセルからデータを読取ったりするために使用さ
れる。この様に、第三及び第四トランジスタ２０，２２
は、選択トランジスタとして作用し、且つ第一トランジ
スタ１０及び第二トランジスタ１２は格納トランジスタ
として作用する。
【０００９】データは、反対の電圧状態にあるフリップ
フロップの両側における電圧レベルとして格納される。
メモリセルは二つの状態、即ち高乃至は論理１及び低乃
至は論理０を有している。メモリセルが論理１を格納し
ている場合には、ノード２８は高状態であり且つノード
３０は低状態であり、第一トランジスタ１０はターンオ
フしており且つ第二トランジスタ１２はターンオンして
いる。論理０状態は反対の状態であり、即ちノード２８
は低でありノード３０は高である。
【００１０】図１に示したメモリセルは複数個の同様の
セルからなるアレイ内に埋め込まれている。図２は本発
明に基づく集積回路におけるメモリアレイと関連した回
路のブロック図を示している。メモリアレイ３２は、複
数個の行線３６から１個の行線を選択する行デコーダ３
４によってアクセスされる。列デコーダ３８は複数個の
ビット線及び反転ビット線４０から適宜のビット線及び
反転ビット線を選択する。書込みデコーダ４２は、メモ
リアレイ３２内にデータを書込むために使用される。列
デコーダ３８及び書込みデコーダ４２は別個の回路とし
て示してあるが、当業者にとって明らかな如く、列デコ
ーダ３８及び書込みデコーダ４２は１個の回路として結
合させることが可能である。更に、行デコーダ３４及び
列デコーダ３８はプレコーディング、コーディング及び
ポストコーディング回路を有することが可能である。
【００１１】メモリアレイ３２と共に使用されるデコー
ダ及び周辺回路のストレステスト方法について説明す
る。ブロック４４は複数個のアドレスバッファを表わし
ており、それらは行デコーダ３４及び／又は列デコーダ
３８によって使用される制御信号を発生する。ブロック
４４からの制御信号は、行デコーダ３４をしてメモリア
レイ３２内の行線の一部又は全てを同時的に選択させ
る。ブロック４４からの制御信号は、更に、列デコーダ
３８によって使用され、メモリアレイ３２内のビット線
及び相補的ビット線の全て又は一部を同時的に選択す
る。
【００１２】次いで、集積回路へストレス電圧が印加さ
れる。このストレス電圧は、通常、７乃至１０Ｖであ
る。所定の時間が経過した後に、アドレスバッファ４４
がメモリアレイ３２内の行線、ビット線及び相補的ビッ
ト線を非選択状態とさせる。次いで、該ストレス電圧が
再度集積回路へ印加される。集積回路へ再度ストレス電
圧を印加することによって、デコーダ及び周辺回路内の
全てのノードにストレスがかけられる。換言すると、行
線及びビット線を選択状態とさせ次いで非選択状態とさ
せた場合にストレス電圧を印加することは、デコード経
路全体に亘ってＰチャンネルトランジスタ及びＮチャン
ネルトランジスタの全てについてストレステストが行な
われることを確保する。
【００１３】電流の過渡的状態が懸念事項である場合に
は、ＶCCを低電圧レベルに設定した状態でストレステス
トを開始し次いでＶCCを所望のレベルへランプアップ即
ち勾配をもって上昇させることが可能である。次いで、
行線及びビット線を選択状態とすることと非選択状態と
することとのスイッチングの前にＶCCをランプダウン即
ち勾配をもって低下させ、次いで再度ランプアップさせ
てストレス電圧を印加させる。ストレス電圧をランプア
ップ即ち勾配をもって上昇させることによって、電流の
過渡的状態は減少される。電流の過渡的状態を減少させ
る別の技術は、行線のみを選択状態とさせ、ストレス電
圧を印加し、次いでビット線及び相補的ビット線を選択
状態とさせ且つ再度ストレス電圧を印加させることであ
る。
【００１４】更に、複数個の行を選択状態とさせる場合
には、ビットライン対の一つ又は両方のビット線負荷を
ターンオフさせることが必要な場合がある。このこと
は、メモリセル内において高電流経路が形成されること
を回避する。更に、ビットライン負荷を接地へ引くこと
が望ましい場合がある。
【００１５】デコーダ及び周辺回路のストレステストを
行なう別の方法は、一度にメモリアレイ３２の一部のみ
を選択し且つストレステストを行なうことである。例え
ば、ワード線（即ち行線）、ビット線及び相補的ビット
線の幾つかが、本発明に基づいて、一度に選択状態とさ
れ且つストレステストが行なわれる場合がある。次い
で、メモリアレイ３２の別の部分が選択状態とされ且つ
ストレステストが行なわれる。このプロセスは、デコー
ダ及び周辺回路の全てについてストレステストが行なわ
れるまで継続して行なわれる。どの様にして行デコーダ
がセットアップされかに依存して、別の実施態様はメモ
リアレイ３２を複数個の象限に分割することである。メ
モリアレイの一つの象限におけるワード線（行線）、ビ
ット線及び相補的ビット線が選択状態とされ且つストレ
ステストが行なわれ、次いで別の象限が選択され且つス
トレステストが行なわれ、この様にして全てのワード線
（行線）、ビット線及び相補的ビット線が選択状態とさ
れ且つ非選択状態とされるまで継続して行なわれる。
【００１６】図３は本発明に基づくデコーダ及び周辺回
路のストレステスト方法と共に使用することの可能なア
ドレスバッファを示した概略回路図である。第一インバ
ータ４６、第二インバータ４８、第三インバータ５０、
第四インバータ５２がアドレスパッド５４とＡTRUEとし
て示した第一出力信号線５６との間に直列接続されてい
る。第二インバータ４８の出力はパスゲート５８の入力
へ接続している。第五インバータ６０はパスゲート５８
の出力とＡCOMPとして示した第二出力信号線６２との間
に接続されている。好適実施例においては、ＡTRUE及び
ＡCOMPはアドレスデコーダ（不図示）への入力である。
【００１７】アドレスパッド５４と第一出力信号線５６
との間に設けられたインバータ４６，４８，５０，５２
は、信号ＡTRUEに対する駆動能力を増加させるために使
用される。インバータ４６，４８，５０，５２はＡTRUE
に対する時間遅延を発生させる。好適実施例において
は、ＡCOMPに対する時間遅延をＡTRUEの時間遅延と等し
くさせ、且つ遷移期間中のＡCOMPとＡTRUEの交差点を最
適化させるために、第二インバータ４８と第五インバー
タ６０との間にパスゲート５８が使用されている。
【００１８】当該技術において公知の如く、パスゲート
５８はソース及びドレインを共通としたＮチャンネルト
ランジスタ６４及びＰチャンネルトランジスタ６６から
構成される。ＴＳＴとして示した信号６８はパスゲート
５８を制御するために使用される。ＴＳＴ上の信号が低
状態であると、Ｐチャンネルトランジスタ６６がターン
オンされる。更に、第六インバータ７０が該信号を反転
させ且つＮチャンネルトランジスタ６４がターンオンさ
れる。両方のトランジスタがターンオンされると、Ｆ
OFF として示した信号７２は高状態に設定され、且つＦ
ONとして示した信号７４は低状態へ設定され、パスゲー
トが導通状態となり、且つＡCOMP及びＡTR UEは相補的信
号である。
【００１９】本集積回路は、好適には、ＡCOMP及びＡ
TRUEの両方が同一の電圧レベルに設定されると、テスト
乃至は特別動作モードとなる。両方の信号を同一の電圧
レベルに設定させるために、ＴＳＴは高状態に設定され
る。アドレスパッド５４、信号７２、信号７４、プルア
ップトランジスタ７６及びプルダウントランジスタ７８
は、以下に詳細に説明する如く、ＡCOMP及びＡTRUEの両
方が設定されるべき電圧レベルを選択するために使用さ
れる。
【００２０】第一実施例の場合には、ＡCOMP及びＡTRUE
の両方が高状態であることが必要である場合には、高電
圧レベルがアドレスパッド５４へ与えられる。これによ
って、ＡTRUEは高電圧レベルとされる。ＡCOMPを高電圧
レベルとさせるためには、ＦOFF 及びＦONが高電圧レベ
ルに設定される。これによりプルアップトランジスタ７
６がターンオフされ且つプルダウントランジスタ７８が
ターンオンされる。プルダウントランジスタ７８がオン
であると、ノード８０は低電圧レベルへ設定され、それ
は第五インバータ６０によって高電圧レベルへ反転され
る。従って、ＡTRUE及びＡCOMPの両方は高電圧状態に設
定される。
【００２１】ＡTRUE及びＡCOMPを入力として有するアド
レスデコーダ（不図示）がＮＡＮＤゲートから構成さ
れ、且つこれらのＮＡＮＤゲートがメモリアレイ内の行
を選択するために使用される場合には、全てのＮＡＮＤ
ゲートはそれらの出力状態として低電圧レベルを有す
る。このことは、メモリアレイ内の全ての行を活性化さ
せる。ＮＡＮＤゲートがメモリアレイ内の列を選択する
ためのデコーダとして使用される場合には、メモリアレ
イ内の全ての列は同一の態様で活性化される。
【００２２】一方、ＡCOMP及びＡTRUEの両方が低電圧レ
ベルであることを必要とする場合には、アドレスパッド
５４に低電圧レベルが与えられる。これによって、Ａ
TRUEは低電圧レベルとされる。ＡCOMPを低電圧レベルと
させるためには、ＦOFF 及びＦONを低電圧レベルへ設定
する。これによってプルアップトランジスタ７６はター
ンオンされ且つプルダウントランジスタ７８はターンオ
フされる。プルアップトランジスタ７６がオンである
と、ノード８０は高電圧レベルへ設定され、それは、第
五インバータ６０によって低電圧レベルへ反転される。
従って、ＡTRUE及びＡCOMPの両方は低電圧状態に設定さ
れる。
【００２３】この第二実施例を続いて説明すると、入力
としてＡTRUE及びＡCOMPを有するアドレスデコーダ（不
図示）がＮＡＮＤゲートから構成され、且つこれらのＮ
ＡＮＤゲートがメモリアレイ内の行を選択するために使
用される場合には、全てのＮＡＮＤゲートはそれらの出
力状態として高電圧レベルを有する。このことは、メモ
リアレイ内の全ての行を活性状態とさせることはない。
ＮＡＮＤゲートがメモリアレイ内の列の選択のためのデ
コーダとして使用される場合には、メモリアレイ内の全
ての列は同一の態様で活性化されることはない。
【００２４】上述したメモリアレイと共に使用されるデ
コーダ及び周辺回路のストレステスト方法は、デコーダ
及び周辺回路内の潜在的な欠陥を検知する方法を提供し
ている。その好適な方法は、Ｐチャンネル及びＮチャン
ネルの両方の全てのトランジスタが、論理高及び論理低
の両方から構成される信号を使用することによってスト
レステストが行なわれることを確保する。更に、上述し
たストレステストは、時間を節約することが可能であ
る。なぜならば、デコーダ及び周辺回路内の全てのノー
ドは二つのテストサイクルでストレステストが行なわれ
るからである。
【００２５】上述した方法では、メモリアレイ内の行及
び列の両方を選択し、集積回路にストレスをかけ、行及
び列を非選択状態とし、次いで２回目のストレスをかけ
ることによって実施するものとして記載したが、好適実
施例のオプションの技術を使用することが可能である。
例えば、テスト方法のシーケンスを変更することが可能
である。即ち、行を選択状態とさせ、次いで列を選択状
態とさせるか、又はその逆とすることも可能である。行
又は列のみを選択状態とさせ次いで一度にストレスをか
けるか、又は行及び／又は列の選択又は非選択期間中
に、ストレス電圧を一度だけ印加することも可能であ
る。換言すると、上述した方法はユーザの必要性を満足
するように変化させることが可能である。
【００２６】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 メモリアレイ内のメモリセルを示した概略
図。
【図２】 メモリ集積回路内の回路の一部を示したブロ
ック図。
【図３】 本発明に基づいてデコーダ及び周辺回路のス
トレステスト方法を使用することの可能な回路を示した
概略図。
【符号の説明】
４６ 第一インバータ ４８ 第二インバータ ５０ 第三インバータ ５２ 第四インバータ ５４ アドレスパッド ５６ 第一出力信号線 ５８ パスゲート ６０ 第五インバータ ６２ 第二出力信号線

Claims (27)

    【特許請求の範囲】
  1. 【請求項１】 集積回路におけるメモリアレイと共に使
    用されるデコーダ及び周辺回路のストレステスト方法に
    おいて、 複数個の行デコード回路の入力を第一共通電圧レベルへ
    同時的に設定し、尚前記メモリアレイ内の複数個の行は
    所定の時間期間の間選択され、 前記集積回路へストレス電圧を印加し、 前記複数個の行デコード回路の入力を第二共通電圧レベ
    ルへ同時的に設定し、尚前記メモリアレイ内の前記複数
    個の行は非選択状態とされ、 前記集積回路へストレス電圧を印加する、上記各ステッ
    プを有することを特徴とする方法。
  2. 【請求項２】 請求項１において、更に、複数個の行デ
    コード回路の入力を同時的に第一共通電圧レベルへ設定
    するステップを実施する前に、前記集積回路をテスト又
    は特別動作モードとさせるステップを有することを特徴
    とする方法。
  3. 【請求項３】 請求項１において、前記複数個の行デコ
    ード回路の入力を同時的に第一共通電圧レベルへ設定す
    るステップが、更に、複数個の列デコード回路の入力を
    同時的に第一共通電圧レベルへ設定するステップを有し
    ており、前記メモリアレイ内の複数個のビット線及び相
    補的ビット線が所定の時間期間に亘り選択されることを
    特徴とする方法。
  4. 【請求項４】 請求項３において、前記複数個の行デコ
    ード回路の入力を同時的に第二共通電圧レベルへ設定す
    るステップが、更に、複数個の列デコード回路の入力を
    同時的に第二共通電圧レベルへ設定するステップを有し
    ており、前記メモリアレイ内の複数個のビット線及び相
    補的ビット線が非選択状態とされることを特徴とする方
    法。
  5. 【請求項５】 請求項１において、前記複数個の行デコ
    ード回路の入力を同時的に第一共通電圧レベルへ設定す
    るステップが、前記複数個の行デコード回路の入力を同
    時的に高電圧レベルへ設定することを特徴とする方法。
  6. 【請求項６】 請求項５において、前記複数個の行デコ
    ード回路の入力を同時的に第二共通電圧レベルへ設定す
    るステップが、前記複数個の行デコード回路の入力を同
    時的に低電圧レベルへ設定することを特徴とする方法。
  7. 【請求項７】 請求項１において、複数個の行を選択す
    る期間中にビットライン対のビットライン負荷がターン
    オフされることを特徴とする方法。
  8. 【請求項８】 請求項７において、前記ビットライン負
    荷がターンオフされた後に接地へ引かれることを特徴と
    する方法。
  9. 【請求項９】 請求項１において、複数個の行デコード
    回路又は複数個の列デコード回路の入力を設定するステ
    ップが、前記ストレス電圧が低電圧レベルに設定される
    場合に実施されることを特徴とする方法。
  10. 【請求項１０】 集積回路におけるメモリアレイと共に
    使用されるデコーダ及び周辺回路のストレステスト方法
    において、 複数個の列デコード回路の入力を同時的に第一共通電圧
    レベルへ設定し、尚前記メモリアレイ内の複数個のビッ
    ト線及び相補的ビット線は所定の時間期間の間選択状態
    とされ、 前記集積回路へストレス電圧を印加し、 前記複数個の列デコード回路の入力を同時的に第二共通
    電圧レベルへ設定し、尚前記メモリアレイ内の複数個の
    ビット線及び相補的ビット線は非選択状態とされ、 前記集積回路へストレス電圧を印加する、上記各ステッ
    プを有することを特徴とする方法。
  11. 【請求項１１】 請求項１０において、更に、前記複数
    個の列デコード回路の入力を同時的に第一共通電圧レベ
    ルへ設定するステップを実施する前に、前記集積回路を
    テスト又は特別動作モードとさせるステップを有するこ
    とを特徴とする方法。
  12. 【請求項１２】 請求項１０において、前記複数個の列
    デコード回路の入力を同時的に第一共通電圧レベルへ設
    定するステップが、更に、複数個の行デコード回路の入
    力を同時的に前記第一共通電圧レベルへ設定するステッ
    プを有しており、尚前記メモリアレイ内の複数個の行が
    所定の時間期間の間選択状態とされることを特徴とする
    方法。
  13. 【請求項１３】 請求項１２において、ビットライン対
    のビットライン負荷が、前記複数個の行の選択期間中に
    ターンオフされることを特徴とする方法。
  14. 【請求項１４】 請求項１３において、前記ビットライ
    ン負荷がターンオフされた後に接地へ引かれることを特
    徴とする方法。
  15. 【請求項１５】 請求項１２において、前記複数個の列
    デコード回路の入力を同時的に第二共通電圧レベルへ設
    定するステップが、更に、複数個の行デコード回路の入
    力を同時的に前記第二共通電圧レベルへ設定するステッ
    プを有しており、尚前記メモリアレイ内の複数個の行が
    非選択状態とされることを特徴とする方法。
  16. 【請求項１６】 請求項１０において、前記複数個の列
    デコード回路の入力を同時的に第一共通電圧レベルへ設
    定するステップが、前記複数個の列デコード回路の入力
    を同時的に高電圧レベルへ設定することを特徴とする方
    法。
  17. 【請求項１７】 請求項１６において、前記複数個の列
    デコード回路の入力を同時的に第二共通電圧レベルへ設
    定するステップが、前記複数個の列デコード回路の入力
    を同時的に低電圧レベルへ設定することを特徴とする方
    法。
  18. 【請求項１８】 請求項１２において、複数個の行デコ
    ード回路又は列デコード回路の入力を設定する前記ステ
    ップが、前記ストレス電圧が低電圧レベルに設定される
    場合に実施されることを特徴とする方法。
  19. 【請求項１９】 集積回路におけるメモリアレイと共に
    使用されるデコーダ及び周辺回路のストレステスト方法
    において、 複数個の行デコード回路の入力を同時的に第一共通電圧
    レベルへ設定し、尚前記メモリアレイ内の複数個の行は
    所定の時間期間の間選択状態とされ、 複数個の列デコード回路の入力を同時的に第二共通電圧
    レベルへ設定し、尚前記メモリアレイ内の複数個のビッ
    ト線及び相補的ビット線は前記所定の時間期間の間選択
    状態とされ、 前記集積回路へストレス電圧を印加し、 前記複数個の行デコード回路の入力を同時的に第三共通
    電圧レベルへ設定し、尚前記メモリアレイ内の前記複数
    個の行は非選択状態とされ、 前記複数個の列デコード回路の入力を同時的に第四共通
    電圧レベルへ設定し、尚前記メモリアレイ内の前記複数
    個のビット線及び相補的ビット線は非選択状態とされ、 前記集積回路へストレス電圧を印加する、上記各ステッ
    プを有することを特徴とする方法。
  20. 【請求項２０】 請求項１９において、更に、前記複数
    個の行デコード回路の入力を同時的に第一共通電圧レベ
    ルへ設定するステップを実施する前に、前記集積回路を
    テスト又は特別動作モードとさせるステップを有するこ
    とを特徴とする方法。
  21. 【請求項２１】 請求項１９において、前記複数個の行
    デコード回路の入力を同時的に第一共通電圧レベルへ設
    定するステップが、複数個の行デコード回路の入力を同
    時的に低電圧レベルへ設定することを特徴とする方法。
  22. 【請求項２２】 請求項１９において、前記複数個の列
    デコード回路の入力を同時的に第二共通電圧レベルへ設
    定するステップが、複数個の列デコード回路の入力を同
    時的に低電圧レベルへ設定することを特徴とする方法。
  23. 【請求項２３】 請求項１９において、前記複数個の行
    デコード回路の入力を同時的に第三共通電圧レベルへ設
    定するステップが、複数個の行デコード回路の入力を同
    時的に高電圧レベルへ設定することを特徴とする方法。
  24. 【請求項２４】 請求項１９において、前記複数個の列
    デコード回路の入力を同時的に第四共通電圧レベルへ設
    定するステップが、複数個の列デコード回路の入力を同
    時的に高電圧レベルへ設定することを特徴とする方法。
  25. 【請求項２５】 請求項１９において、ビットライン対
    のビットライン負荷が、複数個の行を選択する期間中タ
    ーンオフされることを特徴とする方法。
  26. 【請求項２６】 請求項２５において、前記ビットライ
    ン負荷がターンオフされた後に接地へ引かれることを特
    徴とする方法。
  27. 【請求項２７】 請求項１９において、前記複数個の行
    デコード回路又は列デコード回路の入力を設定するステ
    ップが、前記ストレス電圧が低電圧レベルに設定される
    場合に実施されることを特徴とする方法。
JP6092222A 1993-04-30 1994-04-28 デコーダ及び周辺回路のストレステスト方法 Pending JPH0757473A (ja)

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