JPH0757100B2 - 高周波高圧電源の制御装置 - Google Patents
高周波高圧電源の制御装置Info
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- JPH0757100B2 JPH0757100B2 JP4309824A JP30982492A JPH0757100B2 JP H0757100 B2 JPH0757100 B2 JP H0757100B2 JP 4309824 A JP4309824 A JP 4309824A JP 30982492 A JP30982492 A JP 30982492A JP H0757100 B2 JPH0757100 B2 JP H0757100B2
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Description
【０００１】
【産業上の利用分野】本発明は、コロナ放電処理装置等
に使用される高周波高圧電源において、負荷に供給され
る電力を制御する制御装置に関する。
に使用される高周波高圧電源において、負荷に供給され
る電力を制御する制御装置に関する。
【０００２】
【従来の技術】本出願人は、特開平１−２１８３５６号
公報に記載されているように、商用交流電源からの電力
を整流回路で整流し、その直流電力をインバータにより
スイッチングして高圧トランスで昇圧する高周波高圧電
源において、インバータと高圧トランスとの間にスイッ
チング半導体素子を接続し、そのスイッチング励振周波
数を変化させることによって高圧トランスからの高周波
出力電力を調整する方法を先に提案している。
公報に記載されているように、商用交流電源からの電力
を整流回路で整流し、その直流電力をインバータにより
スイッチングして高圧トランスで昇圧する高周波高圧電
源において、インバータと高圧トランスとの間にスイッ
チング半導体素子を接続し、そのスイッチング励振周波
数を変化させることによって高圧トランスからの高周波
出力電力を調整する方法を先に提案している。
【０００３】
【発明が解決しようとする課題】ところで、高周波高圧
電源からの高圧を放電電極に印加してコロナ放電により
プラスチックフィルム等を表面処理する場合、高周波高
圧電源のインバータから見て、高圧トランスと放電電極
と高圧配線部は直列共振回路を形成し、共振負荷とな
る。そのため、共振電流との間で常に同期をとったその
ゼロ付近でのスイッチング動作を行わないと、スイッチ
ング損失のため、発熱や素子の破壊などを招くが、上記
公開公報は単にスイッチング励振周波数を変化させると
いう概括的な方法を開示しているだけで、このような問
題点につき具体的に考慮されていない。また、出力電力
調整についても具体性に欠け、広範囲にわたる連続的な
調整を具体的に実現できない。
電源からの高圧を放電電極に印加してコロナ放電により
プラスチックフィルム等を表面処理する場合、高周波高
圧電源のインバータから見て、高圧トランスと放電電極
と高圧配線部は直列共振回路を形成し、共振負荷とな
る。そのため、共振電流との間で常に同期をとったその
ゼロ付近でのスイッチング動作を行わないと、スイッチ
ング損失のため、発熱や素子の破壊などを招くが、上記
公開公報は単にスイッチング励振周波数を変化させると
いう概括的な方法を開示しているだけで、このような問
題点につき具体的に考慮されていない。また、出力電力
調整についても具体性に欠け、広範囲にわたる連続的な
調整を具体的に実現できない。
【０００４】そこで、本発明の目的は、共振電流との間
で同期をとったそのゼロ付近でのスイッチング動作を行
うことでスイッチング損失をなくすとともに、その同期
動作が不連続とならず、しかも出力電力調整も広範囲に
連続して行えるようにすることにある。
で同期をとったそのゼロ付近でのスイッチング動作を行
うことでスイッチング損失をなくすとともに、その同期
動作が不連続とならず、しかも出力電力調整も広範囲に
連続して行えるようにすることにある。
【０００５】
【課題を解決するための手段】このような目的を達成す
るため、本発明による制御装置は、高周波高圧電源の高
周波インバータと高圧トランスとの間、つまり共振回路
を流れる共振電流を検出する電流検出手段と、該電流検
出手段の検出電流を入力しそれと位相が対応した信号を
出力するＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏ
ｐ）回路と、該ＰＬＬ回路の出力信号を入力して設定長
さのゼロ電圧出力期間を形成する回路と、そのゼロ電圧
出力期間では共振回路が短絡状態になるように高周波イ
ンバータのスイッチング半導体素子にゲート信号を出力
するゲート信号発生回路とを備えたものである。
るため、本発明による制御装置は、高周波高圧電源の高
周波インバータと高圧トランスとの間、つまり共振回路
を流れる共振電流を検出する電流検出手段と、該電流検
出手段の検出電流を入力しそれと位相が対応した信号を
出力するＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏ
ｐ）回路と、該ＰＬＬ回路の出力信号を入力して設定長
さのゼロ電圧出力期間を形成する回路と、そのゼロ電圧
出力期間では共振回路が短絡状態になるように高周波イ
ンバータのスイッチング半導体素子にゲート信号を出力
するゲート信号発生回路とを備えたものである。
【０００６】ゼロ電圧出力期間を形成する回路は、パル
ス密度変調（Ｐｕｌｓｅ Ｄｅｎｓｉｔｙ Ｍｏｄｕｌ
ａｔｉｏｎ）、つまりＨＩＧＨとＬＯＷの比率を変える
パルス密度変調回路（以下、ＰＤＭ回路と記す）で構成
することができる。また、高周波インバータのスイッチ
ング半導体素子としては、高速スイッチング素子である
絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）が好
ましい。
ス密度変調（Ｐｕｌｓｅ Ｄｅｎｓｉｔｙ Ｍｏｄｕｌ
ａｔｉｏｎ）、つまりＨＩＧＨとＬＯＷの比率を変える
パルス密度変調回路（以下、ＰＤＭ回路と記す）で構成
することができる。また、高周波インバータのスイッチ
ング半導体素子としては、高速スイッチング素子である
絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）が好
ましい。
【０００７】
【作用】共振回路の共振電流を電流検出手段で検出し、
ＰＬＬ回路で共振電流と位相が一致する周波数でロック
して同期のとれたパルスを得る。このパルスに対して設
定長さのゼロ電圧出力期間を形成することで、スイッチ
ング半導体素子のためのゲート信号のパターンを変えて
出力電力調整をする。ゼロ電圧出力期間を形成すると、
その期間では電流検出手段が電流を検出できなくなる
が、この期間に共振回路が短絡状態になるようにスイッ
チング半導体素子を制御することで、ＰＬＬ回路の動作
は不連続にはならず、同期動作を継続する。ＰＤＭ回路
はＰＤＭ指令値を連続的に変化させることにより、パル
ス密度を連続的に変化させることができるので、出力電
力を連続的に任意に調整できる。
ＰＬＬ回路で共振電流と位相が一致する周波数でロック
して同期のとれたパルスを得る。このパルスに対して設
定長さのゼロ電圧出力期間を形成することで、スイッチ
ング半導体素子のためのゲート信号のパターンを変えて
出力電力調整をする。ゼロ電圧出力期間を形成すると、
その期間では電流検出手段が電流を検出できなくなる
が、この期間に共振回路が短絡状態になるようにスイッ
チング半導体素子を制御することで、ＰＬＬ回路の動作
は不連続にはならず、同期動作を継続する。ＰＤＭ回路
はＰＤＭ指令値を連続的に変化させることにより、パル
ス密度を連続的に変化させることができるので、出力電
力を連続的に任意に調整できる。
【０００８】
【実施例】以下、本発明の実施例を図面に基づき詳細に
説明する。高周波高圧電源は、図１に示すように例えば
３相２００Ｖの商用交流電源１からの交流電圧を整流す
るダイオードブリッジ整流回路２と、直流リアクトル３
及びコンデンサ４からなる平滑回路５と、整流された直
流を高周波に変換する高周波インバータ６と、その高周
波電圧を昇圧する高圧トランス７とで構成され、放電電
極８に高周波高電圧を印加する。高周波インバータ６か
ら見て、高圧トランス７から放電電極８までの間は、高
圧トランス７の漏れインダクタンス及び漂遊容量と、放
電電極８の容量及び配線抵抗とによるＲＣＬ直列共振回
路を構成しており、外付けのリアクトル及びコンデンサ
は不要となっている。
説明する。高周波高圧電源は、図１に示すように例えば
３相２００Ｖの商用交流電源１からの交流電圧を整流す
るダイオードブリッジ整流回路２と、直流リアクトル３
及びコンデンサ４からなる平滑回路５と、整流された直
流を高周波に変換する高周波インバータ６と、その高周
波電圧を昇圧する高圧トランス７とで構成され、放電電
極８に高周波高電圧を印加する。高周波インバータ６か
ら見て、高圧トランス７から放電電極８までの間は、高
圧トランス７の漏れインダクタンス及び漂遊容量と、放
電電極８の容量及び配線抵抗とによるＲＣＬ直列共振回
路を構成しており、外付けのリアクトル及びコンデンサ
は不要となっている。
【０００９】高周波インバータ６は、本例ではｔｗｏ−
ｉｎ−ｏｎｅタイプの絶縁ゲート型バイポーラトランジ
スタモジュールを２個使用し、４個の絶縁ゲート型バイ
ポーラトランジスタ（以下、ＩＧＢＴと記す）９ａ・９
ｂ・９ｃ・９ｄと２個の結合コンデンサ１０とによる単
相フルブリッジ構成となっている。各ＩＧＢＴには、タ
ーンオン時におけるスイッチング損失を防止するための
還流ダイオード１１と、ターンオフ時におけるコレクタ
・エミッタ間電圧の上昇を抑制すると同時にコレクタ電
流をバイパスさせてスイッチング損失を低減するための
スナバコンデンサ１２が並列接続されている。この例で
は、図３の（１）及び（２）に示すように高周波インバ
ータ６の出力電圧ｖ0 に対して出力電流ｉ0 が位相角β
だけ常に遅れ位相になるように、後述の如く制御する。
ｉｎ−ｏｎｅタイプの絶縁ゲート型バイポーラトランジ
スタモジュールを２個使用し、４個の絶縁ゲート型バイ
ポーラトランジスタ（以下、ＩＧＢＴと記す）９ａ・９
ｂ・９ｃ・９ｄと２個の結合コンデンサ１０とによる単
相フルブリッジ構成となっている。各ＩＧＢＴには、タ
ーンオン時におけるスイッチング損失を防止するための
還流ダイオード１１と、ターンオフ時におけるコレクタ
・エミッタ間電圧の上昇を抑制すると同時にコレクタ電
流をバイパスさせてスイッチング損失を低減するための
スナバコンデンサ１２が並列接続されている。この例で
は、図３の（１）及び（２）に示すように高周波インバ
ータ６の出力電圧ｖ0 に対して出力電流ｉ0 が位相角β
だけ常に遅れ位相になるように、後述の如く制御する。
【００１０】このような高周波高圧電源において、本発
明による制御装置は、高周波インバータ６と高圧トラン
ス７との間に流れる共振電流を電流検出器１３で検出
し、その電流を制御回路１４に入力して該制御回路１４
から共振電流と同期するゲート信号を出力し、該ゲート
信号によってＩＧＢＴ９ａ・９ｂ・９ｃ・９ｄをオン・
オフ制御するとともに、そのゲート信号となるパルスの
密度を任意に変調することにより、高周波高圧電源の電
力制御を行うもので、図２に制御回路１４の構成例を示
す。
明による制御装置は、高周波インバータ６と高圧トラン
ス７との間に流れる共振電流を電流検出器１３で検出
し、その電流を制御回路１４に入力して該制御回路１４
から共振電流と同期するゲート信号を出力し、該ゲート
信号によってＩＧＢＴ９ａ・９ｂ・９ｃ・９ｄをオン・
オフ制御するとともに、そのゲート信号となるパルスの
密度を任意に変調することにより、高周波高圧電源の電
力制御を行うもので、図２に制御回路１４の構成例を示
す。
【００１１】制御回路１４は大別してＰＬＬ回路１５と
ＰＤＭ回路１６とからなっている。ＰＬＬ回路１５はゼ
ロクロスコンパレータ１７と位相比較器１８と低域フィ
ルタ１９と三角波発振器（電圧制御発振器）２０とコン
パレータ２１とで構成されている。ゼロクロスコンパレ
ータ１７は、電流検出器１３で検出された共振電流を図
３（３）に示すように矩形波に変換するためのもので、
その出力は位相比較器１８においてコンパレータ２１か
らの図３（４）に示す出力と立ち上がり位相を比較され
る。この位相比較器１８の出力は低域フィルタ１９を介
して三角波発振器２０へ入力され、該三角波発振器２０
から図３（５）に示すような三角波信号を出力する。こ
の三角波信号は、図示しない操作部からの位相角指令信
号とコンパレータ２１で比較され、該コンパレータ２１
から図３（４）に示すように位相角指令信号による位相
角βだけズレたパルスが出力され、該パルスは上記のよ
うに位相比較器１８において位相比較される。従って、
ＰＬＬ回路１５はコンパレータ１７の出力とコンパレー
タ２１の出力の位相が一致する周波数でロックする。
ＰＤＭ回路１６とからなっている。ＰＬＬ回路１５はゼ
ロクロスコンパレータ１７と位相比較器１８と低域フィ
ルタ１９と三角波発振器（電圧制御発振器）２０とコン
パレータ２１とで構成されている。ゼロクロスコンパレ
ータ１７は、電流検出器１３で検出された共振電流を図
３（３）に示すように矩形波に変換するためのもので、
その出力は位相比較器１８においてコンパレータ２１か
らの図３（４）に示す出力と立ち上がり位相を比較され
る。この位相比較器１８の出力は低域フィルタ１９を介
して三角波発振器２０へ入力され、該三角波発振器２０
から図３（５）に示すような三角波信号を出力する。こ
の三角波信号は、図示しない操作部からの位相角指令信
号とコンパレータ２１で比較され、該コンパレータ２１
から図３（４）に示すように位相角指令信号による位相
角βだけズレたパルスが出力され、該パルスは上記のよ
うに位相比較器１８において位相比較される。従って、
ＰＬＬ回路１５はコンパレータ１７の出力とコンパレー
タ２１の出力の位相が一致する周波数でロックする。
【００１２】ＰＤＭ回路１６は、コンパレータ２２と論
理積回路２３とラッチ回路２４とコンパレータ２５と積
分器２６とデッドタイム回路２７とで構成されている。
コンパレータ２２は、上記三角波発振器２０からの三角
波信号を図３（６）・（７）に示すように２系統の反転
したパルスに変換する。この場合、そのパルスは、ＰＬ
Ｌ回路１５における上記のような動作からコンパレータ
２１の出力、すなわち共振電流ｉ0 よりβだけ進み位相
となる。
理積回路２３とラッチ回路２４とコンパレータ２５と積
分器２６とデッドタイム回路２７とで構成されている。
コンパレータ２２は、上記三角波発振器２０からの三角
波信号を図３（６）・（７）に示すように２系統の反転
したパルスに変換する。この場合、そのパルスは、ＰＬ
Ｌ回路１５における上記のような動作からコンパレータ
２１の出力、すなわち共振電流ｉ0 よりβだけ進み位相
となる。
【００１３】コンパレータ２２からの一方のパルスは、
図３（８）に示すようにラッチ回路２４に基準信号（ク
ロックパルス）として入力される。該ラッチ回路２４か
らの図３（９）に示す出力は積分器２６に図３（１０）
に示すように入力されて積分され、図３（１１）に示す
ような波形となる。その積分出力は操作部からのＰＤＭ
指令信号とコンパレータ２５で比較され、該コンパレー
タ２５から図３（１２）に示すようにＨＩＧＨとＬＯＷ
の比率を変えたパルスが出力される。この変調（パルス
密度変調）されたパルスを再びラッチ回路２４に入力す
ることで、ＰＤＭループが形成される。そして、このル
ープ出力をコンパレータ２２の２系統の出力パルス（基
準信号）と論理積回路２３で論理積をとることで、共振
電流との同期をとりながらゼロ電圧出力期間を作り出
す。この場合、論理積回路２３からのＡ・Ｂ２系統の出
力は、図３（１３）・（１４）に示すようにＡがＨＩＧ
Ｈの後、Ｂが連続してＨＩＧＨとなってそれがＰＤＭ指
令で設定した時間間隔で繰り返される。すなわち、コン
パレータ２２の２系統の出力パルスのＨＩＧＨ部分を間
引きするもので、その間引き数はＰＤＭ指令により任意
に調整できる。
図３（８）に示すようにラッチ回路２４に基準信号（ク
ロックパルス）として入力される。該ラッチ回路２４か
らの図３（９）に示す出力は積分器２６に図３（１０）
に示すように入力されて積分され、図３（１１）に示す
ような波形となる。その積分出力は操作部からのＰＤＭ
指令信号とコンパレータ２５で比較され、該コンパレー
タ２５から図３（１２）に示すようにＨＩＧＨとＬＯＷ
の比率を変えたパルスが出力される。この変調（パルス
密度変調）されたパルスを再びラッチ回路２４に入力す
ることで、ＰＤＭループが形成される。そして、このル
ープ出力をコンパレータ２２の２系統の出力パルス（基
準信号）と論理積回路２３で論理積をとることで、共振
電流との同期をとりながらゼロ電圧出力期間を作り出
す。この場合、論理積回路２３からのＡ・Ｂ２系統の出
力は、図３（１３）・（１４）に示すようにＡがＨＩＧ
Ｈの後、Ｂが連続してＨＩＧＨとなってそれがＰＤＭ指
令で設定した時間間隔で繰り返される。すなわち、コン
パレータ２２の２系統の出力パルスのＨＩＧＨ部分を間
引きするもので、その間引き数はＰＤＭ指令により任意
に調整できる。
【００１４】論理積回路２３からのＡ・Ｂ２系統の出力
は、ＩＧＢＴ９ａ・９ｂ・９ｃ・９ｄをオン・オフさせ
るゲート信号発生回路でもあるデッドタイム回路２７に
入力され、該デッドタイム回路２７から図３（１５）・
（１６）・（１７）・（１８）に示すように一定のデッ
ドタイムｄだけ遅延した４系統のゲート信号として出力
される。そして、同図（１５）の出力は図１中のＩＧＢ
Ｔ９ａに、（１６）の出力はＩＧＢＴ９ｂに、（１７）
の出力はＩＧＢＴ９ｃに、（１８）の出力はＩＧＢＴ９
ｄにそれぞれゲート信号として入力される。すなわち、
Ａアーム（図１において左側）は、ＩＧＢＴ９ａのため
のゲートパルスを反転したパルスをＩＧＢＴ９ｂに、ま
たＢアーム（右側）は、ＩＧＢＴ９ｃのためのゲートパ
ルスを反転したパルスをＩＧＢＴ９ｄにそれぞれゲート
パルスとして入力し、ＩＧＢＴ９ａ・９ｃがオンの後、
必ずＩＧＢＴ９ｃ・９ｂがオンになるようにする。ゼロ
電圧出力期間では、Ａ・Ｂ共に下側のＩＧＢＴ９ｂ・９
ｄが必ずオンになるようにして共振回路を短絡状態とす
る。
は、ＩＧＢＴ９ａ・９ｂ・９ｃ・９ｄをオン・オフさせ
るゲート信号発生回路でもあるデッドタイム回路２７に
入力され、該デッドタイム回路２７から図３（１５）・
（１６）・（１７）・（１８）に示すように一定のデッ
ドタイムｄだけ遅延した４系統のゲート信号として出力
される。そして、同図（１５）の出力は図１中のＩＧＢ
Ｔ９ａに、（１６）の出力はＩＧＢＴ９ｂに、（１７）
の出力はＩＧＢＴ９ｃに、（１８）の出力はＩＧＢＴ９
ｄにそれぞれゲート信号として入力される。すなわち、
Ａアーム（図１において左側）は、ＩＧＢＴ９ａのため
のゲートパルスを反転したパルスをＩＧＢＴ９ｂに、ま
たＢアーム（右側）は、ＩＧＢＴ９ｃのためのゲートパ
ルスを反転したパルスをＩＧＢＴ９ｄにそれぞれゲート
パルスとして入力し、ＩＧＢＴ９ａ・９ｃがオンの後、
必ずＩＧＢＴ９ｃ・９ｂがオンになるようにする。ゼロ
電圧出力期間では、Ａ・Ｂ共に下側のＩＧＢＴ９ｂ・９
ｄが必ずオンになるようにして共振回路を短絡状態とす
る。
【００１５】このように、ゼロ電圧出力期間においてＩ
ＧＢＴ９ｂ・９ｄを必ずオンとして負荷の共振回路を短
絡状態とすると、この期間でも上記電流検出器１３は電
流を検出できるため、ＰＬＬ回路１５は動作が不連続と
ならず、上述のような同期動作を継続できる。また、Ｐ
ＤＭ回路１８はＰＤＭ指令値を連続的に変化させること
ができるため、パルス密度も連続に変化し、ゼロ電圧出
力期間を任意に調整できる。放電電力は電圧の２乗に比
例するため、本装置では電力を１００％から１％弱まで
連続的に任意に調整できる。
ＧＢＴ９ｂ・９ｄを必ずオンとして負荷の共振回路を短
絡状態とすると、この期間でも上記電流検出器１３は電
流を検出できるため、ＰＬＬ回路１５は動作が不連続と
ならず、上述のような同期動作を継続できる。また、Ｐ
ＤＭ回路１８はＰＤＭ指令値を連続的に変化させること
ができるため、パルス密度も連続に変化し、ゼロ電圧出
力期間を任意に調整できる。放電電力は電圧の２乗に比
例するため、本装置では電力を１００％から１％弱まで
連続的に任意に調整できる。
【００１６】上記のような構成に基づいて試作装置を製
作し、試験を行った。使用したＩＧＢＴモジュールの最
大定格は、コレクタ・エミッタ間電圧５００Ｖ、コレク
タ電流５０Ａで、それによる高周波インバータ６の定常
周波数は３０ＫＨｚ、電力５ＫＷである。また、デッド
タイム回路２７におけるデッドタイムｄは１．５μｓｅ
ｃ、高圧トランス７の巻数比は３０：６００である。図
４から図１０に実験結果を示す。
作し、試験を行った。使用したＩＧＢＴモジュールの最
大定格は、コレクタ・エミッタ間電圧５００Ｖ、コレク
タ電流５０Ａで、それによる高周波インバータ６の定常
周波数は３０ＫＨｚ、電力５ＫＷである。また、デッド
タイム回路２７におけるデッドタイムｄは１．５μｓｅ
ｃ、高圧トランス７の巻数比は３０：６００である。図
４から図１０に実験結果を示す。
【００１７】図４は高周波インバータ６の最大出力時の
出力電流ｉ0 と出力電圧ｖ0 の波形、図５はそのときの
出力電流ｉ0 とＩＧＢＴ９ｂ・９ｄのコレクタ・エミッ
タ間電圧ｖceの波形で、出力電力は約５．６ＫＷであ
る。図６は３３％出力時の出力電流ｉ0 と出力電圧ｖ0
の波形、図７はそのときの出力電流ｉ0 とＩＧＢＴ９ｂ
・９ｄのコレクタ・エミッタ間電圧ｖceの波形である。
このとき、出力電圧は共振電流の２周期の間に１パルス
が出力されており、出力電圧は最大出力時の約１／２
で、出力電力は約１．９ＫＷとなっている。図８は３．
４％出力時の出力電流ｉ0 と出力電圧ｖ0 の波形であ
る。このとき、出力電圧は最大出力時の１／１３とな
り、出力電力は約０．２ＫＷとなっている。図９は１
６．６６％出力時の高圧トランス７の２次電圧と２次電
流の波形、図１０は同じく７．１％出力時の２次電圧と
２次電流の波形である。
出力電流ｉ0 と出力電圧ｖ0 の波形、図５はそのときの
出力電流ｉ0 とＩＧＢＴ９ｂ・９ｄのコレクタ・エミッ
タ間電圧ｖceの波形で、出力電力は約５．６ＫＷであ
る。図６は３３％出力時の出力電流ｉ0 と出力電圧ｖ0
の波形、図７はそのときの出力電流ｉ0 とＩＧＢＴ９ｂ
・９ｄのコレクタ・エミッタ間電圧ｖceの波形である。
このとき、出力電圧は共振電流の２周期の間に１パルス
が出力されており、出力電圧は最大出力時の約１／２
で、出力電力は約１．９ＫＷとなっている。図８は３．
４％出力時の出力電流ｉ0 と出力電圧ｖ0 の波形であ
る。このとき、出力電圧は最大出力時の１／１３とな
り、出力電力は約０．２ＫＷとなっている。図９は１
６．６６％出力時の高圧トランス７の２次電圧と２次電
流の波形、図１０は同じく７．１％出力時の２次電圧と
２次電流の波形である。
【００１８】図１に示した実施例では高周波インバータ
６を４個のＩＧＢＴによるフルブリッジ構成としたが、
図１１に示すように２個のＩＧＢＴ９ａ・９ｂによるハ
ーフブリッジ構成とし、コンデンサ２８を介して高圧ト
ランス７と接続してもよい。高周波インバータ６をＩＧ
ＢＴで構成すると、高速動作の確実なインバータとする
ことができるが、ＦＥＴで構成してもよく、また要求さ
れる周波数がそれほど高周波でない場合には、その他の
一般的なスイッチング半導体素子であっても構わない。
６を４個のＩＧＢＴによるフルブリッジ構成としたが、
図１１に示すように２個のＩＧＢＴ９ａ・９ｂによるハ
ーフブリッジ構成とし、コンデンサ２８を介して高圧ト
ランス７と接続してもよい。高周波インバータ６をＩＧ
ＢＴで構成すると、高速動作の確実なインバータとする
ことができるが、ＦＥＴで構成してもよく、また要求さ
れる周波数がそれほど高周波でない場合には、その他の
一般的なスイッチング半導体素子であっても構わない。
【００１９】更に、ＰＤＭ回路１６は上記のようなアナ
ログ回路構成に代えてデジタル回路構成にすることもで
きる。この場合は、ＰＬＬ回路１５からの信号をカウン
タでデジタルデータに変換した後、予め種々のパルスパ
ターンを記憶させてある記憶装置から任意のパターンの
パルスを、カウンタからのデータに従い読み出す。そし
て、その読み出したパルスを、ＰＬＬ回路からのパルス
と同期させて高周波インバータのためのゲート信号を得
る。
ログ回路構成に代えてデジタル回路構成にすることもで
きる。この場合は、ＰＬＬ回路１５からの信号をカウン
タでデジタルデータに変換した後、予め種々のパルスパ
ターンを記憶させてある記憶装置から任意のパターンの
パルスを、カウンタからのデータに従い読み出す。そし
て、その読み出したパルスを、ＰＬＬ回路からのパルス
と同期させて高周波インバータのためのゲート信号を得
る。
【００２０】
【発明の効果】以上述べたように本発明によれば、共振
回路の共振電流を電流検出器で検出し、ＰＬＬ回路で共
振電流と位相が一致する周波数でロックして同期をと
り、その同期をとったパルスで高周波インバータのスイ
ッチング半導体素子をオン・オフ制御するため、スイッ
チング損失を低減できる。また、ＰＬＬ回路のパルスに
対して設定長さのゼロ電圧出力期間を形成することで、
スイッチング半導体素子のためのゲート信号のパターン
を変えて出力電力調整をするが、この期間に共振回路が
短絡状態になるようにスイッチング半導体素子を制御す
るため、ＰＬＬ回路の動作は不連続にはならず、同期動
作を継続させることができる。
回路の共振電流を電流検出器で検出し、ＰＬＬ回路で共
振電流と位相が一致する周波数でロックして同期をと
り、その同期をとったパルスで高周波インバータのスイ
ッチング半導体素子をオン・オフ制御するため、スイッ
チング損失を低減できる。また、ＰＬＬ回路のパルスに
対して設定長さのゼロ電圧出力期間を形成することで、
スイッチング半導体素子のためのゲート信号のパターン
を変えて出力電力調整をするが、この期間に共振回路が
短絡状態になるようにスイッチング半導体素子を制御す
るため、ＰＬＬ回路の動作は不連続にはならず、同期動
作を継続させることができる。
【００２１】請求項２によれば、ＰＤＭ回路はＰＤＭ指
令値を連続的に変化させることにより、パルス密度を連
続的に変化させることができるので、出力電力を連続的
に任意に調整できる。従って、コロナ放電処理する場
合、弱い処理から強い処理まで広範囲にかつ精密に調整
することができるようになる。また請求項３によれば、
高周波インバータを高速動作の確実なインバータにでき
るため、安定した高周波出力が取り出せる。
令値を連続的に変化させることにより、パルス密度を連
続的に変化させることができるので、出力電力を連続的
に任意に調整できる。従って、コロナ放電処理する場
合、弱い処理から強い処理まで広範囲にかつ精密に調整
することができるようになる。また請求項３によれば、
高周波インバータを高速動作の確実なインバータにでき
るため、安定した高周波出力が取り出せる。
【図１】高周波高圧電源の一例の電気回路図である。
【図２】同高周波高圧電源を制御する本発明による制御
装置の一例のブロック図である。
装置の一例のブロック図である。
【図３】同制御装置の動作タイミングチャートである。
【図４】同制御装置の試作装置による実験結果の最大出
力時の出力電流と出力電圧の波形図である。
力時の出力電流と出力電圧の波形図である。
【図５】同上における出力電流と絶縁ゲート型バイポー
ラトランジスタ（ＩＧＢＴ）のコレクタ・エミッタ間電
圧の波形図である。
ラトランジスタ（ＩＧＢＴ）のコレクタ・エミッタ間電
圧の波形図である。
【図６】３３％出力時の出力電流と出力電圧の波形図で
ある。
ある。
【図７】同上における出力電流とＩＧＢＴのコレクタ・
エミッタ間電圧の波形図である。
エミッタ間電圧の波形図である。
【図８】３．４％出力時の出力電流と出力電圧の波形図
である。
である。
【図９】１６．６６％出力時の高圧トランスの２次電圧
と２次電流の波形図である。
と２次電流の波形図である。
【図１０】７．１％出力時の高圧トランスの２次電圧と
２次電流の波形図である。
２次電流の波形図である。
【図１１】高周波インバータをＩＧＢＴ２個によるハー
フブリッジ構成とした高周波高圧電源の電気回路図であ
る。
フブリッジ構成とした高周波高圧電源の電気回路図であ
る。
１ 商用交流電源 ２ 平滑回路 ６ 高周波インバータ ７ 高圧トランス ８ 放電電極 ９ａ・９ｂ・９ｃ・９ｄ 絶縁ゲート型バイポーラト
ランジスタ １３ 電流検出器 １４ 制御回路 １５ ＰＬＬ回路 １６ パルス密度変調回路（ＰＤＭ回路） ２７ デッドタイム回路（ゲート信号発生回路）
ランジスタ １３ 電流検出器 １４ 制御回路 １５ ＰＬＬ回路 １６ パルス密度変調回路（ＰＤＭ回路） ２７ デッドタイム回路（ゲート信号発生回路）
Claims (3)
- 【請求項１】商用交流電源からの交流電圧を整流回路で
直流に整流し、スイッチング半導体素子をブリッジ接続
した高周波インバータで高周波に変換した後、高圧トラ
ンスで昇圧し、高圧トランスから負荷までの間が高周波
インバータに対して共振回路を形成する高周波高圧電源
において、前記高周波インバータと前記高圧トランスと
の間を流れる電流を検出する電流検出手段と、該電流検
出手段の検出電流を入力しそれと位相が対応した信号を
出力するＰＬＬ回路と、該ＰＬＬ回路の出力信号を入力
して設定長さのゼロ電圧出力期間を形成する回路と、そ
のゼロ電圧出力期間では前記共振回路が短絡状態になる
ように前記高周波インバータのスイッチング半導体素子
にゲート信号を出力するゲート信号発生回路とを備えた
ことを特徴とする高周波高圧電源の制御装置。 - 【請求項２】前記ゼロ電圧出力期間を形成する回路がパ
ルス密度変調回路である請求項１に記載の高周波高圧電
源の制御装置。 - 【請求項３】前記スイッチング半導体素子が絶縁ゲート
型バイポーラトランジスタである請求項１に記載の高周
波高圧電源の制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4309824A JPH0757100B2 (ja) | 1992-10-26 | 1992-10-26 | 高周波高圧電源の制御装置 |
| TW082108657A TW244404B (ja) | 1992-10-26 | 1993-10-19 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4309824A JPH0757100B2 (ja) | 1992-10-26 | 1992-10-26 | 高周波高圧電源の制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06141554A JPH06141554A (ja) | 1994-05-20 |
| JPH0757100B2 true JPH0757100B2 (ja) | 1995-06-14 |
Family
ID=17997706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4309824A Expired - Fee Related JPH0757100B2 (ja) | 1992-10-26 | 1992-10-26 | 高周波高圧電源の制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0757100B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992000849A1 (en) * | 1990-07-10 | 1992-01-23 | Fujitsu Limited | Printing head |
| JP5019819B2 (ja) * | 2006-08-03 | 2012-09-05 | 新電元工業株式会社 | スイッチング電源装置 |
| WO2012023154A1 (en) * | 2010-08-16 | 2012-02-23 | Empire Technology Development Llc | Converter and converter control method |
-
1992
- 1992-10-26 JP JP4309824A patent/JPH0757100B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06141554A (ja) | 1994-05-20 |
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