JPH0756934B2 - ダブルパルス発生回路 - Google Patents
ダブルパルス発生回路Info
- Publication number
- JPH0756934B2 JPH0756934B2 JP62169288A JP16928887A JPH0756934B2 JP H0756934 B2 JPH0756934 B2 JP H0756934B2 JP 62169288 A JP62169288 A JP 62169288A JP 16928887 A JP16928887 A JP 16928887A JP H0756934 B2 JPH0756934 B2 JP H0756934B2
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- JP
- Japan
- Prior art keywords
- pulse
- double pulse
- circuit
- coaxial cable
- pulse generation
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、１発のパルスから所定のインターバルをおい
て２発のパルスを発生させるダブルパルス発生回路に関
するものである。
て２発のパルスを発生させるダブルパルス発生回路に関
するものである。
この種のパルス発生回路の従来例を第５図に、その動作
例を第６図に示す。同図において、U1,U2は夫々バッフ
ァゲート、U3はオアゲート、DLYはディレーラインであ
る。Vinは入力パルスで、バッファゲートU1に加えられ
る。バッファゲートU1を通ったパルスV1は直接オアゲー
トU3に加えられると共に（経路Ａ）、バッファゲートU2
及びディレーラインDLYを通って（経路Ｂ）パルスV2と
してオアゲートU3に加えられる。オアゲートU3からは第
６図（ニ）に示すダブルパルスVOが取り出される。ディ
レーラインDLYは発生するダブルパルスのインターバル
・タイムT1を定めるものである。
例を第６図に示す。同図において、U1,U2は夫々バッフ
ァゲート、U3はオアゲート、DLYはディレーラインであ
る。Vinは入力パルスで、バッファゲートU1に加えられ
る。バッファゲートU1を通ったパルスV1は直接オアゲー
トU3に加えられると共に（経路Ａ）、バッファゲートU2
及びディレーラインDLYを通って（経路Ｂ）パルスV2と
してオアゲートU3に加えられる。オアゲートU3からは第
６図（ニ）に示すダブルパルスVOが取り出される。ディ
レーラインDLYは発生するダブルパルスのインターバル
・タイムT1を定めるものである。
このように、第５図の回路においてはバッファゲートU1
に加えられる入力パルスVinにつき、経路ＡとＢを通る
時間差を利用することによりダブルパルスVOを発生させ
るようにしているが、この回路では２つのパルスの経路
が異なるためにインターバル・タイムT1がディレーライ
ンDLYだけではなく、U2,U3等のゲートのディレータイム
等の影響も受けるために、経路の違いによる時間のズレ
（スキュー）が生じるという問題がある。加えて、この
回路では差動出力で送れない為にジッタも生じ、これら
のために第５図の従来回路においては安定したダブルパ
ルスが発生しくいという問題点があった。
に加えられる入力パルスVinにつき、経路ＡとＢを通る
時間差を利用することによりダブルパルスVOを発生させ
るようにしているが、この回路では２つのパルスの経路
が異なるためにインターバル・タイムT1がディレーライ
ンDLYだけではなく、U2,U3等のゲートのディレータイム
等の影響も受けるために、経路の違いによる時間のズレ
（スキュー）が生じるという問題がある。加えて、この
回路では差動出力で送れない為にジッタも生じ、これら
のために第５図の従来回路においては安定したダブルパ
ルスが発生しくいという問題点があった。
本発明はこのような問題点を解決するためになされたも
ので、スキューが生じず、安定したダブルパルスを発生
させることのできる回路を提供することを目的としたも
のである。
ので、スキューが生じず、安定したダブルパルスを発生
させることのできる回路を提供することを目的としたも
のである。
本発明は上記の目的を達成するために、入力パルスをイ
ンピーダンス変換回路を介してバッファゲートで受ける
回路の途中に片側開放の同軸ケーブルを接続し、前記バ
ッファゲートの出力端より前記同軸ケーブルの遅延時間
をインターバルタイムとするダブルパルスを得るように
したものである。以下、実施例について詳細に説明す
る。
ンピーダンス変換回路を介してバッファゲートで受ける
回路の途中に片側開放の同軸ケーブルを接続し、前記バ
ッファゲートの出力端より前記同軸ケーブルの遅延時間
をインターバルタイムとするダブルパルスを得るように
したものである。以下、実施例について詳細に説明す
る。
第１図は本発明のダブルパルス発生回路の一実施例の接
続図である。図において、Inは入力パルスVinが印加さ
れる端子、U1,U2はバッファゲート、R1,R2はターミネー
ト用の抵抗器、Ｑはインピーダンス変換用のトランジス
タ、R3はトランジスタＱの出力側電流の値を決める抵抗
器、DLYはインターバルタイムT1の1/2のディレイタイム
にその長さを調整した片側開放の同軸ケーブル、R4は終
端抵抗器である。
続図である。図において、Inは入力パルスVinが印加さ
れる端子、U1,U2はバッファゲート、R1,R2はターミネー
ト用の抵抗器、Ｑはインピーダンス変換用のトランジス
タ、R3はトランジスタＱの出力側電流の値を決める抵抗
器、DLYはインターバルタイムT1の1/2のディレイタイム
にその長さを調整した片側開放の同軸ケーブル、R4は終
端抵抗器である。
入力端子InはバッファゲートU1,ターミネート用の抵抗
器R1,R2を介してトランジスタＱのベース電極に接続さ
れている。トランジスタＱのエミッタ電極は抵抗器R3を
介して負電源−Ｖに接続され、コレクタ電極はバッファ
ゲートU2を介して出力端子OUTに接続されている。トラ
ンジスタＱのコレクタ電源とバッファゲートU2の接続ラ
インには片側開放の同軸ケーブルDLYの一端が接続され
ると共に、抵抗器R4を介して正電圧源＋Ｖが接続されて
いる。
器R1,R2を介してトランジスタＱのベース電極に接続さ
れている。トランジスタＱのエミッタ電極は抵抗器R3を
介して負電源−Ｖに接続され、コレクタ電極はバッファ
ゲートU2を介して出力端子OUTに接続されている。トラ
ンジスタＱのコレクタ電源とバッファゲートU2の接続ラ
インには片側開放の同軸ケーブルDLYの一端が接続され
ると共に、抵抗器R4を介して正電圧源＋Ｖが接続されて
いる。
このような構成において、入力端子Inより第２図（イ）
に示すパルスVinが印加されると、そのパルス入力はバ
ッファゲートU1及びターミネート用の抵抗器R1,R2を介
して第２図（ロ）に示す電圧V1となってトランジスタＱ
に加えられる。バッファゲートU2の入力側の電位をV2,
同軸ケーブルDLYの開放端側の電位をV3とすると、入力
パルスVinが“H"レベルのとき電圧V1は“H"レベルで、
トランジスタＱはオンとなり、その結果V2,V3は夫々
“L"レベルとなる。入力パルスVinが“L"レベルになる
とトランジスタＱはオフとなり、V2は“L"→“H"にレベ
ル変化する。このV2における“H"レベルの変化は第２図
（ハ）のパルスP1（１発目のパルス）として示される。
このときの信号の流れは図に示す経路Ａとなる。
に示すパルスVinが印加されると、そのパルス入力はバ
ッファゲートU1及びターミネート用の抵抗器R1,R2を介
して第２図（ロ）に示す電圧V1となってトランジスタＱ
に加えられる。バッファゲートU2の入力側の電位をV2,
同軸ケーブルDLYの開放端側の電位をV3とすると、入力
パルスVinが“H"レベルのとき電圧V1は“H"レベルで、
トランジスタＱはオンとなり、その結果V2,V3は夫々
“L"レベルとなる。入力パルスVinが“L"レベルになる
とトランジスタＱはオフとなり、V2は“L"→“H"にレベ
ル変化する。このV2における“H"レベルの変化は第２図
（ハ）のパルスP1（１発目のパルス）として示される。
このときの信号の流れは図に示す経路Ａとなる。
一方、トランジスタＱがオンになることによるこの“H"
レベルに変化する信号は経路Ｂで示す如く片側開放の同
軸ケーブルDLYを往復する。その結果、入力パルスVinが
加わってから同軸ケーブルDLYの遅延時間（T1/2）後
に、同軸ケーブルDLYの開放端の電位V3は第２図（ニ）
に示す如く“H"レベルとなったのち、この“H"レベルの
信号は（T1/2）時間後に経路Ａにもどる。このように、
同軸ケーブルDLYを往復する信号はこの同軸ケーブルの
遅延時間の倍の時間，即ちT1時間後に再び経路Ａを通り
V2パルスとなってバッファゲートU2に加えられる。この
ように経路Ｂを通った“H"レベルの信号は第２図（ハ）
のパルスP2として示される（２発目のパルス）。パルス
P1とP2は抵抗器R4で終端することにより反射は現われ
ず、その結果バッファゲートU2の出力端子OUTからはイ
ンターバルタイムがT1のダブルパルスが取り出される。
レベルに変化する信号は経路Ｂで示す如く片側開放の同
軸ケーブルDLYを往復する。その結果、入力パルスVinが
加わってから同軸ケーブルDLYの遅延時間（T1/2）後
に、同軸ケーブルDLYの開放端の電位V3は第２図（ニ）
に示す如く“H"レベルとなったのち、この“H"レベルの
信号は（T1/2）時間後に経路Ａにもどる。このように、
同軸ケーブルDLYを往復する信号はこの同軸ケーブルの
遅延時間の倍の時間，即ちT1時間後に再び経路Ａを通り
V2パルスとなってバッファゲートU2に加えられる。この
ように経路Ｂを通った“H"レベルの信号は第２図（ハ）
のパルスP2として示される（２発目のパルス）。パルス
P1とP2は抵抗器R4で終端することにより反射は現われ
ず、その結果バッファゲートU2の出力端子OUTからはイ
ンターバルタイムがT1のダブルパルスが取り出される。
ここで、第１図の回路において２発目のパルスP2は同軸
ケーブルDLYを往復する経路Ｂをたどる以外は１発目の
パルスP1と同じ経路のみをたどる。その結果、インター
バルタイムT1は同軸ケーブルDLYの遅延時間のみで決定
されるため、本発明によればスキューの無いダブルパル
スを得ることができる。
ケーブルDLYを往復する経路Ｂをたどる以外は１発目の
パルスP1と同じ経路のみをたどる。その結果、インター
バルタイムT1は同軸ケーブルDLYの遅延時間のみで決定
されるため、本発明によればスキューの無いダブルパル
スを得ることができる。
第３図は本発明に係るダブルパルス発生回路の他の実施
例の接続図で、この第３図においては差動でダブルパル
スが発生するようにしたものである。第３図において、
U1は差動の出力が得られるバッファゲート、U2は入，出
力が差動になったECLのレシバーである。R1,R2はターミ
ネート用の抵抗器、Ｑはインピーダンス変換用のトラン
ジスタ、R3は電流値決定用の抵抗器でこれらは全く第１
図の回路構成と同じで、ターミネート用抵抗器R1,R2は
バッファゲートU1の一方の出力端に接続されている。R6
は抵抗器で、その一端はトランジスタＱのコレクタ電極
に、他端は正の電圧源＋Ｖに接続されている。Ｃはコン
デンサ、R4,R5は夫々抵抗器である。コンデンサＣの一
端はトランジスタＱのコレクタ電極に接続され、他端は
バッファゲートU2の一方の入力端に接続されている。抵
抗器R4の一端は正の電源＋Ｖに、抵抗器R5の一端は負の
電源−Ｖに夫々接続され、R5,R4の夫々の他端はバッフ
ァゲートU2の入力端に接続されている。トランジスタＱ
とコンデンサＣを含む上述した回路を（Ｘ）とすると、
トランジスタＱ′とコンデンサＣ′を含む回路（Ｙ）は
差動の出力を発生させる為のもので、回路（Ｘ）と全く
同一構成のものである。回路（Ｙ）において回路（Ｘ）
と同じ素子は各素子の記号に「′」を付してそれらの説
明は省略する。この差動出力発生回路（Ｙ）はバッファ
ゲートU1の差動出力端子とバッファゲートU2の差動入力
端子に接続されている。DLYはインターバルタイムを決
める為の片側開放の同軸ケーブル、Ｌはバルンである。
同軸ケーブルDLYの外被線はバルンＬを介してトランジ
スタＱのコレクタ電極に接続され、同じく同軸ケーブル
DLYの内線はバルンＬを介してトランジスタＱ′のコレ
クタ電極に接続されている。
例の接続図で、この第３図においては差動でダブルパル
スが発生するようにしたものである。第３図において、
U1は差動の出力が得られるバッファゲート、U2は入，出
力が差動になったECLのレシバーである。R1,R2はターミ
ネート用の抵抗器、Ｑはインピーダンス変換用のトラン
ジスタ、R3は電流値決定用の抵抗器でこれらは全く第１
図の回路構成と同じで、ターミネート用抵抗器R1,R2は
バッファゲートU1の一方の出力端に接続されている。R6
は抵抗器で、その一端はトランジスタＱのコレクタ電極
に、他端は正の電圧源＋Ｖに接続されている。Ｃはコン
デンサ、R4,R5は夫々抵抗器である。コンデンサＣの一
端はトランジスタＱのコレクタ電極に接続され、他端は
バッファゲートU2の一方の入力端に接続されている。抵
抗器R4の一端は正の電源＋Ｖに、抵抗器R5の一端は負の
電源−Ｖに夫々接続され、R5,R4の夫々の他端はバッフ
ァゲートU2の入力端に接続されている。トランジスタＱ
とコンデンサＣを含む上述した回路を（Ｘ）とすると、
トランジスタＱ′とコンデンサＣ′を含む回路（Ｙ）は
差動の出力を発生させる為のもので、回路（Ｘ）と全く
同一構成のものである。回路（Ｙ）において回路（Ｘ）
と同じ素子は各素子の記号に「′」を付してそれらの説
明は省略する。この差動出力発生回路（Ｙ）はバッファ
ゲートU1の差動出力端子とバッファゲートU2の差動入力
端子に接続されている。DLYはインターバルタイムを決
める為の片側開放の同軸ケーブル、Ｌはバルンである。
同軸ケーブルDLYの外被線はバルンＬを介してトランジ
スタＱのコレクタ電極に接続され、同じく同軸ケーブル
DLYの内線はバルンＬを介してトランジスタＱ′のコレ
クタ電極に接続されている。
このような回路において、入力端子InよりパルスVinを
印加した場合、回路（Ｘ），（Ｙ）は夫々第１図で説明
したのと全く同様に動作してバッファゲートU2の出力端
子OUT1,OUT2より夫々差動の関係にあるダブルパルスが
発生する。この場合、入力パルスVinを印加したとき、
トランジスタQ,Q′の電圧波形をV1,V1′、トランジスタ
Q,Q′のコレクタ電極の電圧をV2,V2′とし、バッファゲ
ートU2の入力端子の電圧をV4,V4′とするとこれらの波
形は第４図（イ）〜（ト）で示される。なお、第３図回
路において、バルンＬは同軸ケーブルDLYの外側と内側
のライン上での対地容量を見かけ上等しくし、波形の品
位が差動で著しく異なるのを防止するためのものであ
る。また、コンデンサＣと抵抗器R4,R5を含む回路は発
生するダブルパルスのレベルをECLレベルに変換するた
めのレベル変換回路を構成する。即ち、抵抗器R3に流れ
る電流をＩとした場合、トランジスタQ,Q′がオンのと
き、コレクタ電極の電位は（＋Ｖ−R6・Ｉ）ボルトで
“L"レベルとなり、Q,Q′がオフのときコレクタ電極の
電位は（＋Ｖ）で“H"レベルとなり、ECLレベルに合わ
ないため、コンデンサーC,C′を介してECLレベルにレベ
ル変換するようにしたものである。
印加した場合、回路（Ｘ），（Ｙ）は夫々第１図で説明
したのと全く同様に動作してバッファゲートU2の出力端
子OUT1,OUT2より夫々差動の関係にあるダブルパルスが
発生する。この場合、入力パルスVinを印加したとき、
トランジスタQ,Q′の電圧波形をV1,V1′、トランジスタ
Q,Q′のコレクタ電極の電圧をV2,V2′とし、バッファゲ
ートU2の入力端子の電圧をV4,V4′とするとこれらの波
形は第４図（イ）〜（ト）で示される。なお、第３図回
路において、バルンＬは同軸ケーブルDLYの外側と内側
のライン上での対地容量を見かけ上等しくし、波形の品
位が差動で著しく異なるのを防止するためのものであ
る。また、コンデンサＣと抵抗器R4,R5を含む回路は発
生するダブルパルスのレベルをECLレベルに変換するた
めのレベル変換回路を構成する。即ち、抵抗器R3に流れ
る電流をＩとした場合、トランジスタQ,Q′がオンのと
き、コレクタ電極の電位は（＋Ｖ−R6・Ｉ）ボルトで
“L"レベルとなり、Q,Q′がオフのときコレクタ電極の
電位は（＋Ｖ）で“H"レベルとなり、ECLレベルに合わ
ないため、コンデンサーC,C′を介してECLレベルにレベ
ル変換するようにしたものである。
以上説明したように、本発明によれば （イ） ２発目のパルスは片側開放の同軸ケーブルDLY
を往復する以外は１発目のパルスと同じ経路を通るた
め、スキューの無いダブルパルスを発生させることがで
きる。
を往復する以外は１発目のパルスと同じ経路を通るた
め、スキューの無いダブルパルスを発生させることがで
きる。
（ロ） 第２の実施例においてはパルスを差動で送るこ
とができるため、同軸ケーブルDLYを２発目のパルスが
往復する際に、波形の品位がくずれても、出力段のレシ
ーバで波形整形することができ、またジッタの少ないパ
ルスを得ることができる。
とができるため、同軸ケーブルDLYを２発目のパルスが
往復する際に、波形の品位がくずれても、出力段のレシ
ーバで波形整形することができ、またジッタの少ないパ
ルスを得ることができる。
（ハ） 差動で送る場合、２つの経路でパルスを送りな
がら、一本の同軸ケーブルの遅延時間のみで、インター
バルタイムT1を決定することができるため、インターバ
ルタイムの調整を容易に行なうことができる。
がら、一本の同軸ケーブルの遅延時間のみで、インター
バルタイムT1を決定することができるため、インターバ
ルタイムの調整を容易に行なうことができる。
等の特徴があるもので、本発明によればスキューの無
い，安定したダブルパルスを容易に発生させることので
きる回路が得られる。
い，安定したダブルパルスを容易に発生させることので
きる回路が得られる。
第１図は本発明に係るダブルパルス発生回路の一実施例
の接続図、第２図は第１図回路の動作を説明する為の波
形図、第３図は本発明に係るダブルパルス発生回路の他
の実施例の接続図、第４図は第３図回路の動作を説明す
る為の波形図、第５図は従来のダブルパルス発生回路の
一例の接続図、第６図は第５図回路の動作を説明する為
の波形図である。 U1,U2……バッファゲート、Q,Q′……インピーダンス変
換素子。
の接続図、第２図は第１図回路の動作を説明する為の波
形図、第３図は本発明に係るダブルパルス発生回路の他
の実施例の接続図、第４図は第３図回路の動作を説明す
る為の波形図、第５図は従来のダブルパルス発生回路の
一例の接続図、第６図は第５図回路の動作を説明する為
の波形図である。 U1,U2……バッファゲート、Q,Q′……インピーダンス変
換素子。
Claims (3)
- 【請求項１】入力パルスをインピーダンス変換回路を介
してバッファゲートで受ける回路の途中に片側開放の同
軸ケーブルを接続し、前記バッファゲートの出力端より
前記同軸ケーブルの遅延時間をインターバルタイムとす
るダブルパルスを得るようにしたダブルパルス発生回
路。 - 【請求項２】前記ダブルパルス発生回路を２組具備し、
この２組のダブルパルス発生回路を差動で動作させるよ
うに構成したことを特徴とする特許請求の範囲第（１）
項記載のダブルパルス発生回路。 - 【請求項３】片側開放の１本の同軸ケーブルの外被線を
前記１組のダブルパルス発生回路の信号線に接続し、内
線を他の組のダブルパルス発生回路の信号線に接続して
なる特許請求の範囲第（２）項記載のダブルパルス発生
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62169288A JPH0756934B2 (ja) | 1987-07-07 | 1987-07-07 | ダブルパルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62169288A JPH0756934B2 (ja) | 1987-07-07 | 1987-07-07 | ダブルパルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6412718A JPS6412718A (en) | 1989-01-17 |
| JPH0756934B2 true JPH0756934B2 (ja) | 1995-06-14 |
Family
ID=15883740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62169288A Expired - Lifetime JPH0756934B2 (ja) | 1987-07-07 | 1987-07-07 | ダブルパルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0756934B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2967831B2 (ja) * | 1990-01-10 | 1999-10-25 | オリンパス光学工業株式会社 | 内視鏡システム |
| CN100417983C (zh) * | 2004-06-03 | 2008-09-10 | 夏普株式会社 | 液晶显示装置、液晶显示装置用基板、及其制造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5854725A (ja) * | 1981-09-29 | 1983-03-31 | Fujitsu Ltd | 遅延回路 |
-
1987
- 1987-07-07 JP JP62169288A patent/JPH0756934B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5854725A (ja) * | 1981-09-29 | 1983-03-31 | Fujitsu Ltd | 遅延回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6412718A (en) | 1989-01-17 |
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