JPH0529886A - 出力回路 - Google Patents
出力回路Info
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- JPH0529886A JPH0529886A JP3179250A JP17925091A JPH0529886A JP H0529886 A JPH0529886 A JP H0529886A JP 3179250 A JP3179250 A JP 3179250A JP 17925091 A JP17925091 A JP 17925091A JP H0529886 A JPH0529886 A JP H0529886A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0231—Astable circuits
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- Amplifiers (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】支線側の負荷電流が変動（オン／オフ）して
も、本線側の出力に電圧変動が発生しないようにするこ
とを目的とする。 【構成】１対の差動トランジスタと、該差動トランジス
タのそれぞれを駆動する一対のエミッタフォロワトラン
ジスタ又はソースフォロワトランジスタと、前記差動ト
ランジスタのそれぞれに流れる電流に比例する２つの電
圧を発生する第１の負荷素子対と、前記エミッタフォロ
ワトランジスタ又はソースフォロワトランジスタのそれ
ぞれに流れる電流に比例する２つの電圧を発生する第２
の負荷素子対とを備え、前記第１の負荷素子対に発生す
る２つの電圧若しくは該２つの電圧に相関する電圧を第
１の出力として取り出し、前記第２の負荷素子対に発生
する２つの電圧若しくは該２つの電圧に相関する電圧を
第２の出力として取り出すことを特徴とする。
も、本線側の出力に電圧変動が発生しないようにするこ
とを目的とする。 【構成】１対の差動トランジスタと、該差動トランジス
タのそれぞれを駆動する一対のエミッタフォロワトラン
ジスタ又はソースフォロワトランジスタと、前記差動ト
ランジスタのそれぞれに流れる電流に比例する２つの電
圧を発生する第１の負荷素子対と、前記エミッタフォロ
ワトランジスタ又はソースフォロワトランジスタのそれ
ぞれに流れる電流に比例する２つの電圧を発生する第２
の負荷素子対とを備え、前記第１の負荷素子対に発生す
る２つの電圧若しくは該２つの電圧に相関する電圧を第
１の出力として取り出し、前記第２の負荷素子対に発生
する２つの電圧若しくは該２つの電圧に相関する電圧を
第２の出力として取り出すことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、出力回路、例えばリン
グオシレータの増幅器に用いられる出力回路に関する。
一般に、複数の増幅器を多段に連結して構成するリング
オシレータでは、各増幅段の出力を適宜に組み合せるこ
とによって、任意の周波数を生成することができる。
グオシレータの増幅器に用いられる出力回路に関する。
一般に、複数の増幅器を多段に連結して構成するリング
オシレータでは、各増幅段の出力を適宜に組み合せるこ
とによって、任意の周波数を生成することができる。
【０００２】
【従来の技術】図６は従来のリングオシレータである。
多段接続された各増幅器Ｇ1、Ｇ2……Ｇ4からの分岐出
力ＳO1、ＳO2……ＳO4をロジック回路Ｇ0に取込み（図
の例では３つの分岐出力ＳO1、ＳO2、ＳO4を取込み）、
これらの分岐出力ＳO1、ＳO2……ＳO4を組み合せて、様
々な周期の信号ＳOUTを生成する。
多段接続された各増幅器Ｇ1、Ｇ2……Ｇ4からの分岐出
力ＳO1、ＳO2……ＳO4をロジック回路Ｇ0に取込み（図
の例では３つの分岐出力ＳO1、ＳO2、ＳO4を取込み）、
これらの分岐出力ＳO1、ＳO2……ＳO4を組み合せて、様
々な周期の信号ＳOUTを生成する。
【０００３】ここで、増幅器Ｇ1、Ｇ2……Ｇ4の構成を
説明すると、図７において、Ｑ1、Ｑ 2は相補入力信号
ａ、ｂ（前段増幅器の出力ｃ、ｄでもある）のそれぞれ
をエミッタフォロワで取り出す一対のトランジスタ、Ｑ
3、Ｑ4はこのトランジスタＱ1、Ｑ2によって駆動される
差動トランジスタである。差動トランジスタＱ3、Ｑ4を
流れる各コレクタ電流ＩC3、ＩC4は、常にＩC3＋ＩC4＝
Ｉ10となるように定電流源１０によって規制されており
（但しＩ10は定電流源１０を流れる電流）、Ｉ C3によっ
て発生する負荷抵抗Ｒ3の電圧降下ＥR3及びＩC4によっ
て発生するＲ4の電圧降下ＥR4がノードＮ3及びＮ4から
それぞれ第１の出力ｃ、ｄとして取り出され、次段の増
幅器に与えられている。第１の出力ｃ、ｄはそれぞれ次
式で求められる。
説明すると、図７において、Ｑ1、Ｑ 2は相補入力信号
ａ、ｂ（前段増幅器の出力ｃ、ｄでもある）のそれぞれ
をエミッタフォロワで取り出す一対のトランジスタ、Ｑ
3、Ｑ4はこのトランジスタＱ1、Ｑ2によって駆動される
差動トランジスタである。差動トランジスタＱ3、Ｑ4を
流れる各コレクタ電流ＩC3、ＩC4は、常にＩC3＋ＩC4＝
Ｉ10となるように定電流源１０によって規制されており
（但しＩ10は定電流源１０を流れる電流）、Ｉ C3によっ
て発生する負荷抵抗Ｒ3の電圧降下ＥR3及びＩC4によっ
て発生するＲ4の電圧降下ＥR4がノードＮ3及びＮ4から
それぞれ第１の出力ｃ、ｄとして取り出され、次段の増
幅器に与えられている。第１の出力ｃ、ｄはそれぞれ次
式で求められる。
【０００４】
ｃ＝ＶCC−ＥR3＝ＶCC−（ＩC3＋ＩL1c）Ｒ3……
ｄ＝ＶCC−ＥR4＝ＶCC−（ＩC4＋ＩL1d）Ｒ4……
ここに、ＩL1c、ＩL1dは次段増幅器の入力インピーダン
スに流れ込む負荷電流（以下、本線側負荷電流）であ
る。一方、ノードＮ3、Ｎ4からは前記ロジック回路Ｇ0
に与えるための第２の出力ｅ、ｆも取り出されており、
第２の出力ｅ、ｆは次式で求められる。
スに流れ込む負荷電流（以下、本線側負荷電流）であ
る。一方、ノードＮ3、Ｎ4からは前記ロジック回路Ｇ0
に与えるための第２の出力ｅ、ｆも取り出されており、
第２の出力ｅ、ｆは次式で求められる。
【０００５】
ｅ＝ＶCC−ＥR3＝ＶCC−（ＩC3＋ＩL2e）Ｒ3……
ｆ＝ＶCC−ＥR4＝ＶCC−（ＩC4＋ＩL2f）Ｒ4……
ここに、ＩL2e、ＩL2fはロジック回路Ｇ0の入力インピ
ーダンスに流れ込む負荷電流（以下、支線側負荷電流）
である。すなわち、抵抗Ｒ3に流れる電流の合計は｛Ｉ
C3＋ＩL1c＋ＩL2e｝になり、また、抵抗Ｒ4に流れる電
流の合計は｛ＩC4＋ＩL1d＋ＩL2f｝になる。
ーダンスに流れ込む負荷電流（以下、支線側負荷電流）
である。すなわち、抵抗Ｒ3に流れる電流の合計は｛Ｉ
C3＋ＩL1c＋ＩL2e｝になり、また、抵抗Ｒ4に流れる電
流の合計は｛ＩC4＋ＩL1d＋ＩL2f｝になる。
【０００６】
【発明が解決しようとする課題】しかしながら、かかる
従来の出力回路にあっては、第１の出力ｃ、ｄと第２の
出力ｅ、ｆとを同一ノードＮ3、Ｎ4から取り出す構成と
なっていたため、例えばロジック回路Ｇ0で信号の組み
合せを変更する場合に、支線側負荷電流ＩL2e、Ｉ L2fが
流れたり流れなかったりすることがあり、抵抗Ｒ3、Ｒ4
の電圧降下が大きくなったり小さくなったりする結果、
第１の出力ｃ、ｄに電圧変動が発生するといった問題点
があった。
従来の出力回路にあっては、第１の出力ｃ、ｄと第２の
出力ｅ、ｆとを同一ノードＮ3、Ｎ4から取り出す構成と
なっていたため、例えばロジック回路Ｇ0で信号の組み
合せを変更する場合に、支線側負荷電流ＩL2e、Ｉ L2fが
流れたり流れなかったりすることがあり、抵抗Ｒ3、Ｒ4
の電圧降下が大きくなったり小さくなったりする結果、
第１の出力ｃ、ｄに電圧変動が発生するといった問題点
があった。
【０００７】このことは、リングオシレータの増幅段毎
の位相を微妙に狂わすことになり、特に高確度の周波数
を要求される用途において大きな問題となることがあ
る。本発明は、このような問題点に鑑みてなされたもの
で、支線側の負荷電流が変動（オン／オフ）しても、本
線側の出力に電圧変動が発生しないようにすることを目
的とする。
の位相を微妙に狂わすことになり、特に高確度の周波数
を要求される用途において大きな問題となることがあ
る。本発明は、このような問題点に鑑みてなされたもの
で、支線側の負荷電流が変動（オン／オフ）しても、本
線側の出力に電圧変動が発生しないようにすることを目
的とする。
【０００８】
【課題を解決するための手段】本発明は、上記目的を達
成するために、１対の差動トランジスタと、該差動トラ
ンジスタのそれぞれを駆動する一対のエミッタフォロワ
トランジスタ又はソースフォロワトランジスタと、前記
差動トランジスタのそれぞれに流れる電流に比例する２
つの電圧を発生する第１の負荷素子対と、前記エミッタ
フォロワトランジスタ又はソースフォロワトランジスタ
のそれぞれに流れる電流に比例する２つの電圧を発生す
る第２の負荷素子対とを備え、前記第１の負荷素子対に
発生する２つの電圧若しくは該２つの電圧に相関する電
圧を第１の出力として取り出し、前記第２の負荷素子対
に発生する２つの電圧若しくは該２つの電圧に相関する
電圧を第２の出力として取り出すことを特徴とする。
成するために、１対の差動トランジスタと、該差動トラ
ンジスタのそれぞれを駆動する一対のエミッタフォロワ
トランジスタ又はソースフォロワトランジスタと、前記
差動トランジスタのそれぞれに流れる電流に比例する２
つの電圧を発生する第１の負荷素子対と、前記エミッタ
フォロワトランジスタ又はソースフォロワトランジスタ
のそれぞれに流れる電流に比例する２つの電圧を発生す
る第２の負荷素子対とを備え、前記第１の負荷素子対に
発生する２つの電圧若しくは該２つの電圧に相関する電
圧を第１の出力として取り出し、前記第２の負荷素子対
に発生する２つの電圧若しくは該２つの電圧に相関する
電圧を第２の出力として取り出すことを特徴とする。
【０００９】
【作用】本発明では、第１の出力（前記第１の出力ｃ、
ｄに相当）と第２の出力（前記第２の出力ｅ、ｆに相
当）がそれぞれ別個の負荷素子すなわち第１の負荷素子
対と第２の負荷素子対によって作られる。したがって、
支線側負荷電流が変動（オン／オフ）した場合でも、第
２の負荷素子対の電圧降下に影響を与えないから、第１
の出力（前記第１の出力ｃねｄに相当）の電圧変動を回
避することができる。
ｄに相当）と第２の出力（前記第２の出力ｅ、ｆに相
当）がそれぞれ別個の負荷素子すなわち第１の負荷素子
対と第２の負荷素子対によって作られる。したがって、
支線側負荷電流が変動（オン／オフ）した場合でも、第
２の負荷素子対の電圧降下に影響を与えないから、第１
の出力（前記第１の出力ｃねｄに相当）の電圧変動を回
避することができる。
【００１０】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１〜図５は本発明に係る出力回路の一実施例を
示す図である。まず、図１を参照しながら本発明を適用
した増幅器を説明すると、入力信号ａ、ｂはそれぞれ第
１のエミッタフォロワトランジスタＱ11、第２のエミッ
タフォロワトランジスタＱ12に与えられ、Ｑ11、Ｑ12の
エミッタ端子からそれぞれ同相信号ａ’、ｂ’が取り出
される。また、Ｑ11、Ｑ12の各コレクタ端子と高電位側
電源線ＶCCとの間には、第１の負荷抵抗Ｒ11と第２の負
荷抵抗Ｒ12が接続されており、これらの負荷抵抗Ｒ11、
Ｒ12の電圧降下ＥR11、ＥR12に相関する信号が支線側出
力（第２の出力）ｅ、ｆとして取り出される。ここで、
第１の負荷抵抗Ｒ 11と第２の負荷抵抗Ｒ12は、エミッタ
フォロワトランジスタＱ11、Ｑ12のそれぞれに流れるコ
レクタ電流ＩC11、ＩC12に比例する２つの電圧を発生す
る第２の負荷素子対として機能する。なお、２０、２１
はそれぞれＱ11、Ｑ12の定電流源、ＶEEは低電位側電源
線である。
する。図１〜図５は本発明に係る出力回路の一実施例を
示す図である。まず、図１を参照しながら本発明を適用
した増幅器を説明すると、入力信号ａ、ｂはそれぞれ第
１のエミッタフォロワトランジスタＱ11、第２のエミッ
タフォロワトランジスタＱ12に与えられ、Ｑ11、Ｑ12の
エミッタ端子からそれぞれ同相信号ａ’、ｂ’が取り出
される。また、Ｑ11、Ｑ12の各コレクタ端子と高電位側
電源線ＶCCとの間には、第１の負荷抵抗Ｒ11と第２の負
荷抵抗Ｒ12が接続されており、これらの負荷抵抗Ｒ11、
Ｒ12の電圧降下ＥR11、ＥR12に相関する信号が支線側出
力（第２の出力）ｅ、ｆとして取り出される。ここで、
第１の負荷抵抗Ｒ 11と第２の負荷抵抗Ｒ12は、エミッタ
フォロワトランジスタＱ11、Ｑ12のそれぞれに流れるコ
レクタ電流ＩC11、ＩC12に比例する２つの電圧を発生す
る第２の負荷素子対として機能する。なお、２０、２１
はそれぞれＱ11、Ｑ12の定電流源、ＶEEは低電位側電源
線である。
【００１１】一方、Ｑ11、Ｑ12から取り出された同相信
号ａ’、ｂ’は、差動増幅器を構成する一対の差動トラ
ンジスタＱ13、Ｑ14に与えられ、これらのトランジスタ
Ｑ13、Ｑ14を流れるコレクタ電流ＩC13、ＩC14には、同
相信号ａ’、ｂ’の電位差に対応する電流差が発生す
る。また、Ｑ13及びＱ14のコレクタ端子と高電位側電源
線ＶCCとの間には、第３の負荷抵抗Ｒ13及び第４の負荷
抵抗Ｒ14が接続されており、これらの負荷抵抗Ｒ13、Ｒ
14の電圧降下ＥR13、ＥR14に相関する信号が本線側出力
（第１の出力）ｃ、ｄとして取り出される。ここで、第
３の負荷抵抗Ｒ13と第４の負荷抵抗Ｒ14は、差動トラン
ジスタＱ13、Ｑ14のそれぞれに流れるコレクタ電流Ｉ
C13、ＩC14に比例する２つの電圧を発生する第１の負荷
素子対として機能する。なお、２２はＱ13及びＱ14の定
電流源である。
号ａ’、ｂ’は、差動増幅器を構成する一対の差動トラ
ンジスタＱ13、Ｑ14に与えられ、これらのトランジスタ
Ｑ13、Ｑ14を流れるコレクタ電流ＩC13、ＩC14には、同
相信号ａ’、ｂ’の電位差に対応する電流差が発生す
る。また、Ｑ13及びＱ14のコレクタ端子と高電位側電源
線ＶCCとの間には、第３の負荷抵抗Ｒ13及び第４の負荷
抵抗Ｒ14が接続されており、これらの負荷抵抗Ｒ13、Ｒ
14の電圧降下ＥR13、ＥR14に相関する信号が本線側出力
（第１の出力）ｃ、ｄとして取り出される。ここで、第
３の負荷抵抗Ｒ13と第４の負荷抵抗Ｒ14は、差動トラン
ジスタＱ13、Ｑ14のそれぞれに流れるコレクタ電流Ｉ
C13、ＩC14に比例する２つの電圧を発生する第１の負荷
素子対として機能する。なお、２２はＱ13及びＱ14の定
電流源である。
【００１２】図２は上記の増幅器を多段連結（図では３
段連結の例を示している）したリングオシレータのブロ
ック図である。Ｇ1、Ｇ2及びＧ3が増幅器で、Ｇ1の本線
側出力ｃ、ｄがＧ2の入力ａ、ｂ（ｃ→ａ、ｄ→ｂ）と
なり、また、Ｇ2の本線側出力ｃ、ｄがＧ3の入力ａ、ｂ
（ｃ→ａ、ｄ→ｂ）となり、さらにＧ3の本線側出力
ｃ、ｄがＧ1の入力ａ、ｂ（ｃ→ｂ、ｄ→ａ）となって
ループを形成している。
段連結の例を示している）したリングオシレータのブロ
ック図である。Ｇ1、Ｇ2及びＧ3が増幅器で、Ｇ1の本線
側出力ｃ、ｄがＧ2の入力ａ、ｂ（ｃ→ａ、ｄ→ｂ）と
なり、また、Ｇ2の本線側出力ｃ、ｄがＧ3の入力ａ、ｂ
（ｃ→ａ、ｄ→ｂ）となり、さらにＧ3の本線側出力
ｃ、ｄがＧ1の入力ａ、ｂ（ｃ→ｂ、ｄ→ａ）となって
ループを形成している。
【００１３】Ｇ1、Ｇ2及びＧ3の各支線側出力ｅ、ｆ
（添字１、２、３は増幅器の識別符号）は、セレクタ
（レベル変換回路）３０を通してロジック回路Ｇ0に入
力されており、セレクタ（レベル変換回路）３０は、所
定の制御信号に従って６個のセレクタ（レベル変換回
路）（○印参照）を個別にオンオフさせ、各支線側出力
ｅ、ｆを任意に選択してロジック回路Ｇ0に与えるよう
になっている。
（添字１、２、３は増幅器の識別符号）は、セレクタ
（レベル変換回路）３０を通してロジック回路Ｇ0に入
力されており、セレクタ（レベル変換回路）３０は、所
定の制御信号に従って６個のセレクタ（レベル変換回
路）（○印参照）を個別にオンオフさせ、各支線側出力
ｅ、ｆを任意に選択してロジック回路Ｇ0に与えるよう
になっている。
【００１４】また、選択しない支線出力ｅ、ｆが存在す
る場合は、該当する支線出力のＲ11、Ｒ12をショート
（０Ω）し、そのセレクタを見えなくする。図３は各支
線側出力のタイミングチャートであり、増幅器の連結順
に位相差が与えられたｆ1、ｅ2、ｆ2、ｅ2、ｆ3、ｅ3が
認められる。ここで、上記の支線側出力のうちの例えば
ｆ1、ｅ2及びｆ3がセレクタ（レベル変換回路）３０に
よって選択されたと仮定する。
る場合は、該当する支線出力のＲ11、Ｒ12をショート
（０Ω）し、そのセレクタを見えなくする。図３は各支
線側出力のタイミングチャートであり、増幅器の連結順
に位相差が与えられたｆ1、ｅ2、ｆ2、ｅ2、ｆ3、ｅ3が
認められる。ここで、上記の支線側出力のうちの例えば
ｆ1、ｅ2及びｆ3がセレクタ（レベル変換回路）３０に
よって選択されたと仮定する。
【００１５】ロジック回路Ｇ0の構成が、例えば図４に
示すように、４つのＮＡＮＤゲート３１、３２、３３、
３４の組合せ回路であったとすると、それぞれのゲート
出力α、β、γ及びＯＵＴのタイミングは、図５のよう
になる。すなわち、αはｆ1とｆ3が共にハイレベルのと
きにローレベルとなり、またβはｆ1とｅ2が共にハイレ
ベルのときにローレベルとなり、さらにγはｅ2とｆ3が
共にハイレベルのときにローレベルとなる。したがっ
て、ｆ1、ｅ2及びｆ3を組み合せた場合には、上記α、
β及びγから、支線側出力ｅ、ｆの３倍の周波数を持つ
信号ＯＵＴを生成することができる。
示すように、４つのＮＡＮＤゲート３１、３２、３３、
３４の組合せ回路であったとすると、それぞれのゲート
出力α、β、γ及びＯＵＴのタイミングは、図５のよう
になる。すなわち、αはｆ1とｆ3が共にハイレベルのと
きにローレベルとなり、またβはｆ1とｅ2が共にハイレ
ベルのときにローレベルとなり、さらにγはｅ2とｆ3が
共にハイレベルのときにローレベルとなる。したがっ
て、ｆ1、ｅ2及びｆ3を組み合せた場合には、上記α、
β及びγから、支線側出力ｅ、ｆの３倍の周波数を持つ
信号ＯＵＴを生成することができる。
【００１６】支線側出力ｅの振幅は、高電位側電源線Ｖ
CCの電位から第１の抵抗素子Ｒ11の電圧降下ＥR11を引
いた値（ＶCC−ＥR11）で与えられ、ｆの振幅は、高電
位側電源線ＶCCの電位から第２の抵抗素子Ｒ12の電圧降
下ＥR12を引いた値（ＶCC−ＥR 12）で与えられる。ま
た、本線側出力ｃの振幅は、高電位側電源線ＶCCの電位
から第３の抵抗素子Ｒ13の電圧降下ＥR13を引いた値
（ＶCC−ＥR13）で与えられ、ｄの振幅は、高電位側電
源線ＶCCの電位から第４の抵抗素子Ｒ14の電圧降下ＥR1
4を引いた値（ＶCC−ＥR14）で与えられる。
CCの電位から第１の抵抗素子Ｒ11の電圧降下ＥR11を引
いた値（ＶCC−ＥR11）で与えられ、ｆの振幅は、高電
位側電源線ＶCCの電位から第２の抵抗素子Ｒ12の電圧降
下ＥR12を引いた値（ＶCC−ＥR 12）で与えられる。ま
た、本線側出力ｃの振幅は、高電位側電源線ＶCCの電位
から第３の抵抗素子Ｒ13の電圧降下ＥR13を引いた値
（ＶCC−ＥR13）で与えられ、ｄの振幅は、高電位側電
源線ＶCCの電位から第４の抵抗素子Ｒ14の電圧降下ＥR1
4を引いた値（ＶCC−ＥR14）で与えられる。
【００１７】ここに、ＥR11、ＥR12、ＥR13及びＥ
R14は、次式〜で求められる。 ＥR11＝（ＩC11＋ＩLe）Ｒ11 …… ＥR12＝（ＩC12＋ＩLf）Ｒ12 …… ＥR13＝（ＩC13＋ＩLc）Ｒ13 …… ＥR14＝（ＩC11＋ＩLd）Ｒ14 …… 式中のＩLe、ＩLf、ＩLc及びＩLdは、それぞれ負荷電流
であり、添字ｅ、ｆの付いたものが支線側出力ｅ、ｆの
負荷電流、添字ｃ、ｄの付いたものが本線側出力ｃ、ｄ
の負荷電流である。
R14は、次式〜で求められる。 ＥR11＝（ＩC11＋ＩLe）Ｒ11 …… ＥR12＝（ＩC12＋ＩLf）Ｒ12 …… ＥR13＝（ＩC13＋ＩLc）Ｒ13 …… ＥR14＝（ＩC11＋ＩLd）Ｒ14 …… 式中のＩLe、ＩLf、ＩLc及びＩLdは、それぞれ負荷電流
であり、添字ｅ、ｆの付いたものが支線側出力ｅ、ｆの
負荷電流、添字ｃ、ｄの付いたものが本線側出力ｃ、ｄ
の負荷電流である。
【００１８】したがって、本発明によれば、支線側の負
荷電流ＩLe、ＩLfが変動（オン／オ）フしても、ＥR13
及びＥR14に影響を与えないから、本線側出力ｃ、ｄの
レベル変動を回避することができる。その結果、リング
オシレータの各増幅段の位相を正確に保持することがで
き、発信周波数の安定化を図ることができる。なお、実
施例ではバイポーラトランジスタを用いているが、これ
に限るものではなく、例えばＭＯＳトランジスタであっ
てもよい。この場合、Ｑ11、Ｑ12はソースフォロワトラ
ンジスタと読み代えることになる。
荷電流ＩLe、ＩLfが変動（オン／オ）フしても、ＥR13
及びＥR14に影響を与えないから、本線側出力ｃ、ｄの
レベル変動を回避することができる。その結果、リング
オシレータの各増幅段の位相を正確に保持することがで
き、発信周波数の安定化を図ることができる。なお、実
施例ではバイポーラトランジスタを用いているが、これ
に限るものではなく、例えばＭＯＳトランジスタであっ
てもよい。この場合、Ｑ11、Ｑ12はソースフォロワトラ
ンジスタと読み代えることになる。
【００１９】
【発明の効果】本発明によれば、支線側の負荷電流が変
動（オン／オフ）した場合でも、本線側の出力に電圧変
動を発生しないようにすることができ、例えばリングオ
シレータの各増幅段の位相を正確に保持して、発信周波
数の安定化を図ることができる。
動（オン／オフ）した場合でも、本線側の出力に電圧変
動を発生しないようにすることができ、例えばリングオ
シレータの各増幅段の位相を正確に保持して、発信周波
数の安定化を図ることができる。
【図１】出力回路の実施例構成図である。
【図２】図１の出力回路を用いたリングオシレータのブ
ロック図である。
ロック図である。
【図３】図２のリングオシレータの支線側出力タイミン
グチャートである。
グチャートである。
【図４】図２のロジック回路の一例構成図である。
【図５】図４のロジック回路の内部波形タイミングチャ
ートである。
ートである。
【図６】リングオシレータの従来例ブロック図である。
【図７】出力回路の従来構成図である。
Ｑ13、Ｑ14：差動トランジスタ
Ｑ11：第１のエミッタフォロワトランジスタ、
Ｑ12：第２のエミッタフォロワトランジスタ、
Ｒ13、Ｒ14：第３の負荷抵抗、第４の負荷抵抗（第１の
負荷素子対） Ｒ11、Ｒ12：第１の負荷抵抗、第２の負荷抵抗（第２の
負荷素子対） ｃ、ｄ：本線側出力（第１の出力） ｅ、ｆ：支線側出力（第２の出力）
負荷素子対） Ｒ11、Ｒ12：第１の負荷抵抗、第２の負荷抵抗（第２の
負荷素子対） ｃ、ｄ：本線側出力（第１の出力） ｅ、ｆ：支線側出力（第２の出力）
Claims (3)
- 【請求項１】１対の差動トランジスタと、 該差動トランジスタのそれぞれを駆動する一対のエミッ
タフォロワトランジスタ又はソースフォロワトランジス
タと、 前記差動トランジスタのそれぞれに流れる電流に比例す
る２つの電圧を発生する第１の負荷素子対と、 前記エミッタフォロワトランジスタ又はソースフォロワ
トランジスタのそれぞれに流れる電流に比例する２つの
電圧を発生する第２の負荷素子対とを備え、 前記第１の負荷素子対に発生する２つの電圧若しくは該
２つの電圧に相関する電圧を第１の出力として取り出
し、 前記第２の負荷素子対に発生する２つの電圧若しくは該
２つの電圧に相関する電圧を第２の出力として取り出す
ことを特徴とする出力回路。 - 【請求項２】請求項１の出力回路を備える増幅器を複数
有し、各増幅器の出力回路のうち、第１の出力を次段の
増幅器にそれぞれ入力してリング帰還を構成するととも
に、それぞれの第２の出力をロジック回路に入力して各
第２の出力の信号の論理を取ることで、所望の周期の信
号を出力することを特徴とするリングオシレータ。 - 【請求項３】請求項２記載のリングオシレータであっ
て、前記増幅器を３段以上備え、ロジック回路は、該３
段以上の増幅器のうち、２段以上の出力を選択し、その
論理を取ることで出力信号を得ることを特徴とするリン
グオシレータ。
Priority Applications (2)
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| JP3179250A JP2742155B2 (ja) | 1991-07-19 | 1991-07-19 | リングオシレータ |
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Applications Claiming Priority (1)
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| JP3179250A JP2742155B2 (ja) | 1991-07-19 | 1991-07-19 | リングオシレータ |
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ID=16062564
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Legal Events
| Date | Code | Title | Description |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980113 |