JPH0753030B2 - 電流制御型コンバータ - Google Patents
電流制御型コンバータInfo
- Publication number
- JPH0753030B2 JPH0753030B2 JP2230552A JP23055290A JPH0753030B2 JP H0753030 B2 JPH0753030 B2 JP H0753030B2 JP 2230552 A JP2230552 A JP 2230552A JP 23055290 A JP23055290 A JP 23055290A JP H0753030 B2 JPH0753030 B2 JP H0753030B2
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- JP
- Japan
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- signal
- comparison
- transformer
- current control
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- Dc-Dc Converters (AREA)
- Power Conversion In General (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はスイッチング電源装置の１つである電流制御型
コンバータに関するものである。
コンバータに関するものである。
第６図は従来の電流制御型コンバータの構成を示す回路
図であり、第７図（ａ），（ｂ）は第６図のコンバータ
の動作を示す波形図である。
図であり、第７図（ａ），（ｂ）は第６図のコンバータ
の動作を示す波形図である。
主電源１には二次巻線を有する変圧器２の一次巻線の一
端が接続され、その他端は電界効果型トランジスタ（以
下、FETという）３（Q1）のドレインに接続されてい
る。FET3のソースは抵抗４（R1）を介して接地（負電
源）されている。
端が接続され、その他端は電界効果型トランジスタ（以
下、FETという）３（Q1）のドレインに接続されてい
る。FET3のソースは抵抗４（R1）を介して接地（負電
源）されている。
FET3のゲートにはフリップフロップ５（F/F）の出力
（Ｑ）が接続され、このフリップフロップ５の入力には
比較器６（COM）が接続されている。FET3のソースに
は、抵抗７（R2）の一端が接続され、その他端と接地間
にはコンデンサ８（C1）が接続されている。この抵抗７
の他端が比較器６の一方の入力端子に接続されている。
また、比較器６の他方の入力端子には、比較増幅器９
（E/A）の出力が接続されている。なお、比較増幅器９
に接続されているVrは基準電圧電源である。
（Ｑ）が接続され、このフリップフロップ５の入力には
比較器６（COM）が接続されている。FET3のソースに
は、抵抗７（R2）の一端が接続され、その他端と接地間
にはコンデンサ８（C1）が接続されている。この抵抗７
の他端が比較器６の一方の入力端子に接続されている。
また、比較器６の他方の入力端子には、比較増幅器９
（E/A）の出力が接続されている。なお、比較増幅器９
に接続されているVrは基準電圧電源である。
変圧器２の二次側巻線間の各々には、ダイオード10,11
のアノードが接続され、そのカソードは共通接続され、
その接続点に平滑用のインダクタンス12の一端が接続さ
れている。このインダクタンス12の他端と接地間には、
やはり平滑のために用いられるコンデンサ13（Ｃ）が接
続され、さらにインダクタンス12の他端とダイオード11
のアノードとの間に負荷14（RL）が接続されている。
のアノードが接続され、そのカソードは共通接続され、
その接続点に平滑用のインダクタンス12の一端が接続さ
れている。このインダクタンス12の他端と接地間には、
やはり平滑のために用いられるコンデンサ13（Ｃ）が接
続され、さらにインダクタンス12の他端とダイオード11
のアノードとの間に負荷14（RL）が接続されている。
以上の構成において、フリップフロップ５はセット入力
端子Ｓに印加されるクロック信号CLKに同期して、第７
図に示すように、出力Ｑがオンになり、そのオン期間に
同期してFET3がオンになる。
端子Ｓに印加されるクロック信号CLKに同期して、第７
図に示すように、出力Ｑがオンになり、そのオン期間に
同期してFET3がオンになる。
一方、変圧器２の二次巻線側の出力電圧V0と基準電圧電
源Vrとが比較増幅器９によって比較増幅される。その出
力電圧Verは、比較器６によってFET3に生じた電流検出
々力VSENSEと比較され、両者が同電圧（Ver＝VSENSE）
のときに出力電圧を発生する。比較器６の出力電圧は、
フリップフロップ５のリセット端子Ｒに印加され、Ｑ端
子の信号のオフタイミングを決定する。
源Vrとが比較増幅器９によって比較増幅される。その出
力電圧Verは、比較器６によってFET3に生じた電流検出
々力VSENSEと比較され、両者が同電圧（Ver＝VSENSE）
のときに出力電圧を発生する。比較器６の出力電圧は、
フリップフロップ５のリセット端子Ｒに印加され、Ｑ端
子の信号のオフタイミングを決定する。
FET3のオン／オフ動作（＝スイッチング動作）に応じて
変圧器２の一次巻線に電流が流れ、その二次巻線には通
電状況に応じた電圧が発生する。二次巻線に生じた電圧
は、ダイオード10,11によって整流され、その直流出力
がインダクタンス12及びコンデンサ13によって平滑さ
れ、負荷14に供給される。
変圧器２の一次巻線に電流が流れ、その二次巻線には通
電状況に応じた電圧が発生する。二次巻線に生じた電圧
は、ダイオード10,11によって整流され、その直流出力
がインダクタンス12及びコンデンサ13によって平滑さ
れ、負荷14に供給される。
以上から明らかなように、第６図の回路ではFET3の電流
が制御ループの中に取り入れられており、クロック信号
CLK毎にFET3が制御されるため、この種のコンバータは
破壊を生じにくいという特徴がある。また、変圧器２の
二次巻線側の出力端子V0から見た等価回路が定電流電源
として考えられるため、インダクタンス12及びコンデン
サ13による位相回りが無く、原理的に安定であるという
特徴がある。
が制御ループの中に取り入れられており、クロック信号
CLK毎にFET3が制御されるため、この種のコンバータは
破壊を生じにくいという特徴がある。また、変圧器２の
二次巻線側の出力端子V0から見た等価回路が定電流電源
として考えられるため、インダクタンス12及びコンデン
サ13による位相回りが無く、原理的に安定であるという
特徴がある。
しかし、上記した従来技術にあっては、FET3の駆動時に
ダイオード11による逆回復電流がダイオード10を通して
流れるため、第７図（ａ）中のＰ点にパルス状の波形を
生じる。この傾向は、ダイオード10,11の性能の劣るも
のほど大きく、この立ち上がりのパルスが比較増幅器９
の出力Verに達すると、この時点でフリップフロップ５
の出力がオフになり、第７図（ｂ）に示すように異常な
動作波形を生じる。この結果、動作不安定及び乱調を生
じやすくなり、最悪の場合にはFET3を破壊する恐れがあ
る。
ダイオード11による逆回復電流がダイオード10を通して
流れるため、第７図（ａ）中のＰ点にパルス状の波形を
生じる。この傾向は、ダイオード10,11の性能の劣るも
のほど大きく、この立ち上がりのパルスが比較増幅器９
の出力Verに達すると、この時点でフリップフロップ５
の出力がオフになり、第７図（ｂ）に示すように異常な
動作波形を生じる。この結果、動作不安定及び乱調を生
じやすくなり、最悪の場合にはFET3を破壊する恐れがあ
る。
特に、負荷14が大きいときには電流検出々力VSENSEか減
少するが、ダイオード10,11による電流は減少しないた
め、上記した減少は著しくなる。このような不具合を解
消するために、抵抗７とコンデンサ８による積分回路が
設けられ、VSENSEの立ち上がりのパルスを減衰させるよ
うにしている。
少するが、ダイオード10,11による電流は減少しないた
め、上記した減少は著しくなる。このような不具合を解
消するために、抵抗７とコンデンサ８による積分回路が
設けられ、VSENSEの立ち上がりのパルスを減衰させるよ
うにしている。
なお、積分回路を用いずに構成したものに、例えば第８
図があり、VSENSEを一方の入力とし、その論理積の成立
時に出力電圧を比較器６の一方の入力端子へ印加するア
ンドゲート15、及びクロック信号CLKを遅延してアンド
ゲート15の他方の入力端子へ印加する遅延パルス発生回
路16を備えて構成されている。
図があり、VSENSEを一方の入力とし、その論理積の成立
時に出力電圧を比較器６の一方の入力端子へ印加するア
ンドゲート15、及びクロック信号CLKを遅延してアンド
ゲート15の他方の入力端子へ印加する遅延パルス発生回
路16を備えて構成されている。
しかし、第６図に示した構成では、変圧器２の二次側に
挿入された整流用ダイオードの逆回復電流に起因して生
じるパルスの発生を除去することができない。また、第
８図に示した構成では、遅延パルス発生回路16の出力信
号とVSENSEとの論理和をピーク電流検出出力としている
ため、その出力は一定レベルの出力となり、出力負荷の
急変に対する応答に遅れが生じやすく、回路が複雑にな
るという問題がある。
挿入された整流用ダイオードの逆回復電流に起因して生
じるパルスの発生を除去することができない。また、第
８図に示した構成では、遅延パルス発生回路16の出力信
号とVSENSEとの論理和をピーク電流検出出力としている
ため、その出力は一定レベルの出力となり、出力負荷の
急変に対する応答に遅れが生じやすく、回路が複雑にな
るという問題がある。
本発明の目的は、変圧器の二次側整流ダイオードの逆回
復電流に起因して生じるパルスの影響及びノイズに起因
する不安定原因を除去できるようにした電流制御型コン
バータを提供することにある。
復電流に起因して生じるパルスの影響及びノイズに起因
する不安定原因を除去できるようにした電流制御型コン
バータを提供することにある。
上記目的を達成するため、本発明は、一次巻線及び二次
巻線を有する変圧器と、その一次巻線に対する通電を制
御するスイッチング手段と、前記変圧器の二次巻線出力
と基準電圧とを比較増幅する比較増幅手段と、前記比較
増幅手段の出力と前記スイッチング手段による検出電流
とを比較する比較手段とを備え、前記比較手段の出力及
びクロック信号に基づいて前記スイッチング手段を制御
する電流制御型コンバータにおいて、前記クロック信号
又はその信号に同期する信号をトリガーするワンショッ
トマルチバイブレータと、このワンショットマルチバイ
ブレータの出力信号によりオン又はオフするスイッチン
グ素子とを有し、このスイッチング素子からの出力信号
を前記比較手段に印加する波形整形手段を設けている。
巻線を有する変圧器と、その一次巻線に対する通電を制
御するスイッチング手段と、前記変圧器の二次巻線出力
と基準電圧とを比較増幅する比較増幅手段と、前記比較
増幅手段の出力と前記スイッチング手段による検出電流
とを比較する比較手段とを備え、前記比較手段の出力及
びクロック信号に基づいて前記スイッチング手段を制御
する電流制御型コンバータにおいて、前記クロック信号
又はその信号に同期する信号をトリガーするワンショッ
トマルチバイブレータと、このワンショットマルチバイ
ブレータの出力信号によりオン又はオフするスイッチン
グ素子とを有し、このスイッチング素子からの出力信号
を前記比較手段に印加する波形整形手段を設けている。
上記した手段によれば、ワンショットマルチバイブレー
タにクロック信号又はその信号に同期する信号が印加さ
れると、これに同期してこのマルチバイブレータは所定
時間だけ出力信号を発し、その信号によりスイッチング
素子をオン又はオフする。これは、検出電流をある一定
時間カットし、その信号を比較手段に印加することにな
り、検出電流の先端スパイクを完全に除去することがで
き、動作が安定し、乱調等が生じることはない。
タにクロック信号又はその信号に同期する信号が印加さ
れると、これに同期してこのマルチバイブレータは所定
時間だけ出力信号を発し、その信号によりスイッチング
素子をオン又はオフする。これは、検出電流をある一定
時間カットし、その信号を比較手段に印加することにな
り、検出電流の先端スパイクを完全に除去することがで
き、動作が安定し、乱調等が生じることはない。
第１図は本発明による電流制御型コンバータの一実施例
を示す回路図であり、第２図はその各部の動作状態を示
す波形図である。なお、本実施例においては、第６図と
同一であるものには同一引用数字を用いたので以下にお
いては重複する説明を省略する。
を示す回路図であり、第２図はその各部の動作状態を示
す波形図である。なお、本実施例においては、第６図と
同一であるものには同一引用数字を用いたので以下にお
いては重複する説明を省略する。
本実施例は、第１図に示すように、FET3のソースと比較
器６との間に波形整形手段17を設ける構成にしたところ
に特徴がある。
器６との間に波形整形手段17を設ける構成にしたところ
に特徴がある。
第１図において、フリップフロップ５のセット端子Ｓに
クロックCLKが印加され、このクロックCLK毎にフリップ
フロップ５の出力がオンになり、このオン期間に同期し
てFET3がオンになる。このFET3のオンによって抵抗４に
生じる電流検出出力VSENSEは、波形整形手段17に入力さ
れる。波形整形手段17は、第２図に示すように、電流検
出出力VSENSEの立ち上がりからΔｔ時間だけ波形のカッ
トされた整流パルスを出力する。
クロックCLKが印加され、このクロックCLK毎にフリップ
フロップ５の出力がオンになり、このオン期間に同期し
てFET3がオンになる。このFET3のオンによって抵抗４に
生じる電流検出出力VSENSEは、波形整形手段17に入力さ
れる。波形整形手段17は、第２図に示すように、電流検
出出力VSENSEの立ち上がりからΔｔ時間だけ波形のカッ
トされた整流パルスを出力する。
このΔｔは、ダイオード10,11の逆回復電流に起因して
生じるパルス（第７図（ａ）中のＰ）が十分入る時間に
設定する。
生じるパルス（第７図（ａ）中のＰ）が十分入る時間に
設定する。
第２図に示すように、波形整形手段17の出力は、電流検
出出力VSENSEの立ち上がり時に、ダイオード10,11の逆
回復電流に起因して生じるパルスの部分が削除されたも
のになる。したがって、スイッチングノイズの影響を受
けることなく回路を動作させることができる。
出出力VSENSEの立ち上がり時に、ダイオード10,11の逆
回復電流に起因して生じるパルスの部分が削除されたも
のになる。したがって、スイッチングノイズの影響を受
けることなく回路を動作させることができる。
第３図は波形整形手段17の詳細構成を示す回路図であ
る。また、第４図は第３図の回路の各部の動作を示す動
作波形図である。
る。また、第４図は第３図の回路の各部の動作を示す動
作波形図である。
第３図に示すように、波形整形手段17は、入力さたクロ
ックCLKに同期して一定幅のパルス信号を発生するワン
ショットマルチバイブレータ18、及びその出力信号をベ
ースバイアスとするトランジスタ19から構成されてい
る。ワンショットマルチバイブレータ18にクロックCLK
が印加されると、これに同期してワンショットマルチバ
イブレータ18からは一定期間だけ“H"レベルの信号が出
力され、この“H"レベル信号の発生期間だけトランジス
タ19がオンになり、電流検出出力VSENSEをΔｔだけオフ
にする。これにより、第７図に示したＰの波形の発生を
無くすことが可能になる。
ックCLKに同期して一定幅のパルス信号を発生するワン
ショットマルチバイブレータ18、及びその出力信号をベ
ースバイアスとするトランジスタ19から構成されてい
る。ワンショットマルチバイブレータ18にクロックCLK
が印加されると、これに同期してワンショットマルチバ
イブレータ18からは一定期間だけ“H"レベルの信号が出
力され、この“H"レベル信号の発生期間だけトランジス
タ19がオンになり、電流検出出力VSENSEをΔｔだけオフ
にする。これにより、第７図に示したＰの波形の発生を
無くすことが可能になる。
なお、以上の実施例では、フォワード型の構成に適用す
る例を示したが、フライバック型の構成に対しても適用
可能である。
る例を示したが、フライバック型の構成に対しても適用
可能である。
第５図は本発明の他の実施例を示す回路図である。な
お、本実施例においては、第１図と同一であるものには
同一引用数字を用いたので、以下においては重複する説
明を省略する。
お、本実施例においては、第１図と同一であるものには
同一引用数字を用いたので、以下においては重複する説
明を省略する。
本実施例は、抵抗４に代えて変成器20の一次巻線を接続
し、その二次巻線出力をダイオード21で整流して電流検
出出力VSENSEを得、これを波形整形手段17に印加するよ
うにしたものである。また、比較増幅器９の出力にトラ
ンジスタ22のベースを接続し、そのコレクタを主電源１
に接続された抵抗23、24の接続点に接続し、抵抗24と接
地間にコンデンサ25を接続し、変成器20のローエンドを
コンデンサ25のホットエンドに接続する構成にしてい
る。
し、その二次巻線出力をダイオード21で整流して電流検
出出力VSENSEを得、これを波形整形手段17に印加するよ
うにしたものである。また、比較増幅器９の出力にトラ
ンジスタ22のベースを接続し、そのコレクタを主電源１
に接続された抵抗23、24の接続点に接続し、抵抗24と接
地間にコンデンサ25を接続し、変成器20のローエンドを
コンデンサ25のホットエンドに接続する構成にしてい
る。
本実施例では、抵抗23、24を介してコンデンサ25に充電
した電圧値に対し、ダイオード21の整流出力が加算さ
れ、これが波形整形手段17の出力となる。すなわち、コ
ンデンサ25の電圧がバイアス電圧として機能し、これに
パルス電圧が重畳される形になる。
した電圧値に対し、ダイオード21の整流出力が加算さ
れ、これが波形整形手段17の出力となる。すなわち、コ
ンデンサ25の電圧がバイアス電圧として機能し、これに
パルス電圧が重畳される形になる。
以上説明したように、本発明によれば、変圧器２の二次
側に設けられたダイオードの逆回復電流に起因して生じ
るパルスや負荷が小さい場合のノイズに起因して発生す
る不安定要因を取り除き、フォワードコンバータの場合
でも安定な動作が実現できる。
側に設けられたダイオードの逆回復電流に起因して生じ
るパルスや負荷が小さい場合のノイズに起因して発生す
る不安定要因を取り除き、フォワードコンバータの場合
でも安定な動作が実現できる。
以上より明らかなように、本発明によれば、一次巻線及
び二次巻線を有する変圧器と、その一次巻線に対する通
電を制御するスイッチング手段と、前記変圧器の二次巻
線出力と基準電圧とを比較増幅する比較増幅手段と、前
記比較増幅手段の出力と前記スイッチング手段による電
流検出値とを比較する比較手段とを備え、前記比較手段
の出力及びクロック信号に基づいて前記スイッチング手
段を制御する電流制御型コンバータにおいて、前記クロ
ック信号又はその信号に同期する信号をトリガーするワ
ンショットマルチバイブレータと、このワンショットマ
ルチバイブレータの出力信号によリオン又はオフするス
イッチング素子とを有し、このスイッチング素子からの
出力信号を前記比較手段に印加する波形整形手段を設け
ているので、ワンショットマルチバイブレータにクロッ
ク信号又はその信号に同期する信号が印加されると、こ
れに同期してこのマルチバイブレータは所定時間だけ出
力信号を発し、その信号によりスイッチング素子がオン
又はオフすることになる。これにより、検出電流をある
一定時間カットし、その信号を比較手段に印加すること
になり、検出電流の先端スパイクを完全に除去すること
ができ、動作が安定し、乱調等が生じることはない。
び二次巻線を有する変圧器と、その一次巻線に対する通
電を制御するスイッチング手段と、前記変圧器の二次巻
線出力と基準電圧とを比較増幅する比較増幅手段と、前
記比較増幅手段の出力と前記スイッチング手段による電
流検出値とを比較する比較手段とを備え、前記比較手段
の出力及びクロック信号に基づいて前記スイッチング手
段を制御する電流制御型コンバータにおいて、前記クロ
ック信号又はその信号に同期する信号をトリガーするワ
ンショットマルチバイブレータと、このワンショットマ
ルチバイブレータの出力信号によリオン又はオフするス
イッチング素子とを有し、このスイッチング素子からの
出力信号を前記比較手段に印加する波形整形手段を設け
ているので、ワンショットマルチバイブレータにクロッ
ク信号又はその信号に同期する信号が印加されると、こ
れに同期してこのマルチバイブレータは所定時間だけ出
力信号を発し、その信号によりスイッチング素子がオン
又はオフすることになる。これにより、検出電流をある
一定時間カットし、その信号を比較手段に印加すること
になり、検出電流の先端スパイクを完全に除去すること
ができ、動作が安定し、乱調等が生じることはない。
第１図は本発明による電流制御型コンバータの一実施例
を示す回路図、第２図はその各部の動作状態を示す波形
図、第３図は波形整形手段の詳細構成を示す回路図、第
４図は第３図の回路の各部の動作を示す動作波形図、第
５図は本発明の他の実施例を示す回路図、第６図は従来
の電流制御型コンバータの構成を示す回路図、第７図は
第６図のコンバータの動作を示す波形図、第８図は従来
の電流制御型コンバータの他の例を示す回路図である。 １……主電源、２……変圧器、３……FET、4,23,24……
抵抗、５……フリップフロップ、６……比較器、９……
比較増幅器、10,11……ダイオード、14……負荷、17…
…波形整形手段、18……ワンショットマルチバイブレー
タ、19,22……トランジスタ、20……変成器、21……ダ
イオード、25……コンデンサ。
を示す回路図、第２図はその各部の動作状態を示す波形
図、第３図は波形整形手段の詳細構成を示す回路図、第
４図は第３図の回路の各部の動作を示す動作波形図、第
５図は本発明の他の実施例を示す回路図、第６図は従来
の電流制御型コンバータの構成を示す回路図、第７図は
第６図のコンバータの動作を示す波形図、第８図は従来
の電流制御型コンバータの他の例を示す回路図である。 １……主電源、２……変圧器、３……FET、4,23,24……
抵抗、５……フリップフロップ、６……比較器、９……
比較増幅器、10,11……ダイオード、14……負荷、17…
…波形整形手段、18……ワンショットマルチバイブレー
タ、19,22……トランジスタ、20……変成器、21……ダ
イオード、25……コンデンサ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 菅原 正栄 宮城県柴田郡柴田町大字中名生字神明堂３ 番地の１ 東北リコー株式会社内 (72)発明者 池上 恒男 宮城県仙台市青葉区一番町１丁目14―６ (56)参考文献 特開 平２−250662（ＪＰ，Ａ) 実開 昭63−191883（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】一次巻線及び二次巻線を有する変圧器と、
その一次巻線に対する通電を制御するスイッチング手段
と、前記変圧器の二次巻線出力と基準電圧とを比較増幅
する比較増幅手段と、前記比較増幅手段の出力と前記ス
イッチング手段による検出電流とを比較する比較手段と
を備え、前記比較手段の出力及びクロック信号に基づい
て前記スイッチング手段を制御する電流制御型コンバー
タにおいて、前記クロック信号又はその信号に同期する
信号をトリガーするワンショットマルチバイブレータ
と、このワンショットマルチバイブレータの出力信号に
よりオン又はオフするスイッチング素子とを有し、この
スイッチング素子からの出力信号を前記比較手段に印加
する波形整形手段を設けたことを特徴とする電流制御型
コンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2230552A JPH0753030B2 (ja) | 1990-09-03 | 1990-09-03 | 電流制御型コンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2230552A JPH0753030B2 (ja) | 1990-09-03 | 1990-09-03 | 電流制御型コンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04112673A JPH04112673A (ja) | 1992-04-14 |
| JPH0753030B2 true JPH0753030B2 (ja) | 1995-06-05 |
Family
ID=16909550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2230552A Expired - Fee Related JPH0753030B2 (ja) | 1990-09-03 | 1990-09-03 | 電流制御型コンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0753030B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19938484B4 (de) * | 1999-08-13 | 2005-10-27 | Fujitsu Siemens Computers Gmbh | Schaltungsanordnung zur dynamischen Strombegrenzung einer Stromversorgung |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63191883U (ja) * | 1987-05-26 | 1988-12-09 | ||
| US4866588A (en) * | 1989-02-17 | 1989-09-12 | American Telephone And Telegraph Company At&T Bell Laboratories | Circuit for suppression of leading edge spike switched current |
-
1990
- 1990-09-03 JP JP2230552A patent/JPH0753030B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04112673A (ja) | 1992-04-14 |
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