JPH07509802A - 記憶装置，デコーダ等のための自己検査装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 記憶装置、デコーダ等のための自己検査装置従来の技術 本発明は、オンライン動作で使用するだめの、記憶装置、デコーダ等の自己検査 装置に関する。この検査装置には多数のワード線路を検査するための手段が設け られている。

ＩＥＥＥ　Ｔｒａｎｓ、ｏｎ　Ｃｏｍｐｕｔｅｒ　−Ａｉｄｅｄ　Ｄｅｓｉｇｎ 、ｖｏｌ、９．Ｎｏ、６゜１９９０年６月、５６７〜５７２頁、ｒＡＲｅａｌｉ ｓｔｉｃ　Ｆａｕｌｔ　Ｍｏｄｅｌ　ａｎｄ　Ｔｅ５ｔ　Ａｌｇｏｒｉｔｈｍｓ 　ｆｏｒ　ＳｔａｔｉｃＲａｎｄｏｍ　Ａｃｃｅｓｓ　ＭｅｍｏｒｉｅｓＪから 、記憶装置をオフライン検査するための方法が公知である。この方法は一部、ｒ Ｂｕ　ｉ　ｌ　ｔ−１ｎ−ｓｅｌｆ−ＴｅｓｔＪ　として使用することができる が、しかし所要の検査パターンが多数であることと記憶内容の破壊のため、連続 動作での検査（準オンライン）に対しては制限的にしか使用できない。さらに検 査に必要な長さがあるためオンライン検査での使用が困難となっている。

さらにｒＤｅｆｅｃｔ　ａｎｄ　Ｆａｕｌｔ　Ｔ。

１ｅｒａｎｃｅ　ｉｎ　ＶＬＳＩ　ＳｙｓｔｅｍｓＪ。

１ｎＫｏｒｅｎ、ＰｌｅｎｕｍＰｒｅｓｓ、Ｎｅｗ　Ｙｏｒｋ、１９８９年（Ｄ ｅｓｉｇｎ　ｏｆ　Ｆａｕｎｔ　Ｔｏｌｅｒａｎｔ　ＤＲＡＭ　ｗｉｔｈｎｅｗ 　ｏｎ　Ｃｈｉｐ　ＥＣＣ−Ｍａｚｕｍｂｅｒ。

Ｐ　）から、データ符号化による構成が公知である。

ここでは種々異なるコードが使用される。しかしこの種の符号化では、検査すべ き記憶装置に生じ得るハードウェアエラーのうちの非常に限られた一部しか発見 されない。

さらにＲＯＭを介して、実際に選択されたメモリセルを探し出し、そのアドレス を所望のアドレスと比較する方法がある。

ここでは例えば、行および列アドレスが読出され、入力アドレスと自己検査チェ ッカで比較される。この種の方法は例えば、ｒｓｅ　］　ｆ−ｃｈｅｃｋ　ｉｎ ｇＦｌａｓｈ−ＥＰＲＯＭｊ　、Ｍ、Ｎ１ｃｏｌａ　ｉｄ　ｉｓ、Ｂｅｉｔｒａ ｇ　Ｚｕｍ　Ｐｒｏｊｅｋｔ　ＪＥＳＳＩ　ＳＥ　１１．Ｐｒａｅｓｅｎｔａｔ ｉｏｎｚｕｍ　Ｖｏｒｔｒａｇ　ａｍ　１６．９．１９９２ｉｎ　Ｇｒｅｎｏｂ ｌｅ、またはｒＥｆｆｉｃｉｅｎｔ　ｕｂｉｓｔ　ｉｍｐｌｅｍｐｅｎｔａｔｉ Ｑｎｆｏｒ　ｍ１Ｃｒｏｐｒｏｃｅｓｓｏｒ　ｓｅｑｕｅｎｃｉｎｇ　ｐａｒｔ ｓＪ、Ｍ、Ｎ１ｃｏｌａｉｄｉｓ、１９９０年６月、Ｖｅｒｏｅｆ　ｆｅｎｔｌ 　ｉｃｈｕｎｇ　ｄｅｓ　Ｉｎ５ｔｉｔｕｔｓ　ＩＭＡＧ／ＴＩＭ　３．　４６ 　Ａｖｅｎｕｅ　Ｆｅｌ　ｉｘ　Ｖｉａｌｌｅｔ、３８０３１　Ｇｒｅｎｏｂｌ ｅ、から公知である。しかしこれらの自己検査装置は回路技術的に非常にコスト がかかり、しかもそれ自体はデコーダエラーをカバーするだけである。

まとめると、公知の自己検査装置および方法はそれぞれ、非常にわずかなエラー 可能性をカバーするだけであるか、または所要のカードウェアの点で非常に面倒 であったり、非常に時間がかかったりする。そのためオンライン動作には適さな い。

発明の利点 これに対し、請求の範囲第１項の構成要件を有する本発明の自己検査装置は、ワ ード線路を監視するためにいわゆる１　ｏｕｌｏ　ｏｆ　ｎチェッカだけが使用 され、このチェッカは同時に２つ以上のワード線路がアクティブである場合にオ ンライン動作でエラー通報をエラー検出器を介して送出する、という利点がある 。これにより、デコーダにある通常のエラー源が検出され、さらにこの自己検査 は非常にわずかなコストで非常に高速に実施することができる。さらに構造的規 則およびコード検査に関連して適切なコードによりアドレスを符号化することに よって、個別のエラーが反対方向で２つのワード線路に影響を及ぼさないことが 確実（こなれば、実質的にすべてのアドレシングエラーを識別することができる 。さらにデータコードの選択によつて、ワード線路が１つもアクティブでないと きにエラーのあるコードが識別されることが保証される。

従属請求項に記載された手段により、請求の範囲第１項に記載された自己検査装 置の有利な発展形態および改善が可能である。

本発明の１　ｏｕｌｏ　ｏｆ　ｎチェッカの有利な構成では、検査マトリクスの 各ワード線路がそれぞれスイッチングマトリクスの２個のスイッチの制御線路と 接続されており、このスイッチングマトリクスにより第１の電位Ｖｄｄの印加さ れる２個の検査線路が、それぞれのワード線路の符号化に相応して、第２の電位 Ｖｓｓを有する端子またはセンサ線路（センサ線路にも同様に第１の電位Ｖｄｄ が印加されている）と接続され、エラー検出器はセンサ線路と接続されており、 電流センサまたは電圧センサとして構成されている。２つのワード線路が同時に アクティブになると、エラー検出器が２つのスイッチを介して第２の電位に接続 され、電流の上昇ないし電位の変化を検出することができる。

スイッチングマトリクスのスイッチは有利にはＦＥＴトランジスタとして構成さ れ、第２の電位Ｖｓｓを有する端子はアース端子として構成される。

検査確実性を高めるために、検査マトリクスは有利には自動的に検査装置によっ て検査される。検査装置はスイッチングマトリクスのスイッチの機能を検査する 。ここではそれぞれ比較的に大きな間隔ですべてのスイッチがシーケンシャルに 検査される。

この検査装置の有利な構成では、検査装置の検査線路がトライステートドライバ と接続され、このトライステートドライバによって、検査すべきスイッチないし 制御すべきスイッチと接続された検査線路が第２の電位Ｖｓｓまたはセンサ線路 と接続さ・れる。これによってすべてのスイッチの機能性を順次検査することが できる。

さらに有利には、ワード線路に並列に接続された給電線路を検査するための手段 を設けることができる。

給電線路は第１の電位Ｖｄｄおよび／または第２の電位Ｖ　ｓ　ｓを導く。第２ の電位が印加される給電線路の検査は、検査装置によるスイッチの検査と同じよ うに行うことができる。第１の電位Ｖｄｄの印加される給電線路を検査するため は、この第１の電位を導く給電線路を制御してセンサ線路と接続するための付加 的スイッチが設けられる。この付加的スイッチはワード線路および／または付加 的制御線路によって制御することができる。ここでは第２の電位を導く給電線路 の検査によるセンサ線路の放電後に、検査装置の出力ドライバが高抵抗であれば 、付加的スイッチの導通制御後にセンサ線路の充電状態が検査される。

自己検査装置が、例えばＲＡＭまたはＲＯＭである記憶装置に使用されるならば 、列線路に対する第１の検査マトリクスと行線路に対する第２の検査マトリクス を使用する。

本発明の１　ｏｕｌｏ　ｏｆ　ｎチェッカにより、アドレシングエラーを検査す ることができる。アドレシングエラーは複数のワード線路のアクティブ状態を引 き起こす。そのため間違って印加されたアドレスおよび個々の欠陥により間違え られたワード線路／行デコーダ線路を識別することができない。このようなエラ ーの可能性も識別するために、入力アドレスが符号化され、検査のためにコード 検査器が設けられる。個々の欠陥によりアドレスビットの否定値および肯定値が 変化することとなれば、コード検査器および１　ｏｕｌｏ　ｏｌ　ｎチェッカは これを識別することができない。このようなエラー可能性も検出するために、個 々のアドレス線路から分岐した肯定線路と、同様に分岐しインバータによる否定 線路とが相互に間隔を置いて共通の分岐点なしに実現される。これによって２つ の線路が欠陥により同時に遮断することが排除される。これにより１ｏｕｌｏ　 ｏｆ　ｎチェ７カはこの種の線路遮断を識別することができる。これらの線路に 接続されたゲートすべてが同じ入力閾値を有していれば、すなわちこれらゲート がすべて、コード検査器も含めて同じ電圧レベルのときにその出力レヘルを切り 替えれば、２つの線路間の短絡も検出することができる。しかしこの要求を常に 満たすことはできないから、アドレス線路の入力インバータに対する次元化規則 およびデコーダゲート並びにコード検査器が設けられる。これらにより否定アド レス線路間または肯定アドレス線路間の短絡の際には、コード検査器または１　 ｏｕｌｏ　ｏｌ　ｎチェッカでエラーが識別される。

さらに確実性を高めるために、２つのインバータを電流監視装置と接続する。こ れにより短絡を直接、電流上昇を介して電流監視装置によって識別することがで きる。

さらに有利な解決手段では、各アドレス線路からまず相互に間隔を置き、かつ共 通の分岐点なしに肯定線路が分岐し１分岐した否定線路に対するインバータがア ドレス線路に接続され、アドレス線路の否定領域から相互に間隔を置き、かつ共 通の分岐点なしに否定線路が分岐する。この厳しいデザイン規則により、１゜ｕ ｌｏ　ｏｆ　ｎチェッカの代わりに簡単な隣接チェッカを使用することができる 。この隣接チェッカは、隣接するアドレスに配属された２つのワード線路が同時 にアクティブであるか否かを検査するだけである。この種の隣接チェッカは例え ば、ｒＥｒｒｏｒ　Ｄｅｔｅｃｔｉｎｇ　Ｃｏｄｅｓ、　Ｓｅｌｆ−ｃｈｅｃｋ ｉｎｇ　Ｃ１ｒｃｌｅｓ　ａｎｄ　Ａｐｐｌｉｃａｔｉ。

ｎｓＪ、Ｊ、Ｗａｋｅｒｌｙ、Ｅｌｓｅｖｉｅｒ、Ｎｏｒｔｈ−Ｈｏｌｌａｎｄ 、１９７８年から公知である。

図面 本発明の実施例は図面に示されており、以下詳細に説明する。

図１は、列デコーダと行デコーダを有する記憶装置のブロック回路図、 図２は、１０ｕｌＯｏｆ　ｎチェッカの概略図、図３は、１　ｏｕｌｏ　ｏｆ　 ｎチェッカに対する検査装置の概略図、 図４は、予充電線路、読出し増幅器および記憶装置の読出し信号を検査するため のＲＯＭ列の回路図、図５は、ワード線路に並列に配置された給電線路を付加的 に検査するための変形１　ｏｌｏ　ｏｆ　ｎチェッカの概略図、 図６は、アドレス線路から分岐した肯定線路および否定線路の幾何的構成を示す 概略図、 図７は、付加的な電流監視装置を有する同様の構成の概略図、 図８は、個々のアドレス線路から分岐した否定線路および肯定線路の幾何的構成 の別の実施例の概略図、図９は、付加的な電流監視装置を有する同様の構成の概 略図、 図１０は、スタティックＣＭＯ３技術でのゲートの概略図である。

実施例の説明 図１に示した記憶装置は例えばＲＡＭメモリであり、それ自体公知のようにメモ リマトリクス１ｏ、これに接続された列デコーダ１１および相応に接続された行 デコーダ１２からなる。行デコーダは読出し増幅器１３と署名チェッカ１４を介 して、データを書き込みおよび読出しするためデータバス１５と接続されている 。

アドレスバス１６はｌ／＋ｚビットの幅を有し、２ビツトがワード線路選択に、 ｙビットが行選択に使用され、列デコーダ１１および行デコーダ１２と接続され ている。これはｎ＝２−　ｚの列アドレスとり＝２°ｙの行アドレスを選択する ことができるようにするためである。したがって列デコーダ１１は詳細には図示 しないがｎ個の列線路ないしワード線路を介してメモリマトリクス１０に、行デ コーダ１２はｍ　ｘ　ｎ個（ｍ−データ語のビット幅）の行線路を介してメモリ マトリクス１０に接続されている。メモリマトリクス１ｏのｎ個のワード線路に は１　ｏｕｌｏ　ｏｆ　ｎチェッカ１７が・ｐ個の行線路には相応する１　ｏｕ ｌｏ　ｏｆ　ｎチェッカが配属されている。ｐ個の行線路は行デコーダ１２がら 発する。

１　ｏｕｌｏ　ｏｆ　ｎチェッカ１７は図２に詳細に示されている。ｎ個の列線 路ないしワード線路のうち、簡単化のため２つのワード線路ｉとｊだけが示され ている。

ワード線路は並列にスイッチングマトリクス１９へ延在し、スイッチングマトリ クスではｎ個のワード線路に対して垂直に２個の検査線路２ｏが延在している。

スイッチングマトリクス１９の外では、さらにセンサ線路２１が検査線路２０に 並列に延在している。検査線路２０とセンサ線路２１には、予充電装置２２によ って第１の電位Ｖｄｄが印加される。各ワード線路はＦＥＴトランジスタにより 異なって符号化されており。

特別な場合には符号化はそれぞれのワード線路のアドレスビットに相応すること ができる。各ワード線路はこのためにこれらのＦＥＴ　）ランジスタの２個を並 列に制御する。２個のＦＥＴ）ランジスタは２個の検査線路２０と接続されてい る。符号化のためにそれぞれのＦＥＴトランジスタは検査線路をセンサ線路２１ または比較的に低い電位Ｖｓｓにある端子（実施れではアース端子）に接続する 。

図示の実施例では、ワード線路ｌの符号は例えば始めは１であり、終わりは０で ある。したがって、第１の検査線路に所属する相応の第１のＦＥＴｌ−ランジス タ２３がこの第１の検査線路２０をセンサ線路２１と接続する。また最後の、す なわち２番目のＦＥＴトランジスタ２４が２−検査線路をアースと接続する。ワ ード線路」では反対である。ここでは第１のＦＥＴ　ｌ−ランジスタ２５が第１ の検査線路をアースに接続し、最後のＦＥＴｌ−ランジスタ２６が２＝検査線路 をセンサ線路２１と接較する。

センサ線路２１は電流センサ２７と接続されている。

電流センサはセンサ線路２１における電位の変化によって、電流が検査線路２０ を介して比較的に低い電位Ｖｓｓ（実施例ではアース）に流れているが否かを直 接検出する。さらに検査装置２８は２−検査線路２゜およびセンサ線路２１と接 続されてい・る。検査装置は図３と関連して詳細に説明する。

スイッチングマトリクス１９では各ワード線路が異なって符号化されているから 、電位Ｖｄｄに予充電されたセンサ線路２１は、２つ以上のワード線路がアクテ ィブになると放電する。例えば２つのワード線路ｉとｊがアクティブであれば、 センサ線路の放電はトランジスタ２３および２５を介してと、トランジスタ２４ および２６を介しての両方で行われる。各ワード線路は異なって符号化されてい るから、必然的に常に１つのトランジスタ組合せが発生し、このトランジスタ組 合せがこの放電を行う。放電によって電流センサ２７では電流が識別され、詳細 には示さないがエラー通報が出力される。エラー通報はユーザにエラーの存在す ることを指示する。

行アドレスを検査するために相応に構成された１゜ｕｌｏ　ｏｆｐチェッカ１８ が使用される。このチェッカはｎ個のワード線路の代わりにｐ個の行線路を検査 する点で異なる。

図３には検査装置２８が詳細に示されている。検査装置は実質的に２個のトライ ステートドライバ２９からなる。各トライステートドライバは検査線路２０の１ つと接続されている。さらに電位Ｖｄｄの印加されるセンサ線路２１はすべての トライステートドライバ２９と接続されている。制御側ではすべてのトライステ ートドライバ２９には共通の検査信号Ｐおよび個々の検査信号Ｔ１〜Ｔｚが印加 される。

この検査装置２８によってスイッチングマトリクス１９の全ＦＥＴトランジスタ ２３〜２６がその機能能力について順次検査される。その際この検査は、呼び出 されたワード線路に対する読出し／書き込みアクセス後に行うこともできるし、 完全に比較的大きな時間間隔を置いて記憶装置の動作手段時に行うこともできる 。

センサ線路２１と接続されたトランジスタ２３．２６の検査を、トランジスタ２ ３の例で説明する。相応の検査信号ＰとＴｚにより２−検査線路はセンサ線路２ １と接続される。次に信号がワード線路ｌに印加されると、トランジスタ２４が 正常に機能しているときにはセンサ線路２１の電位が再びＶ　ｓ　ｓに上がる。

したがって電流センサ２７が応答する。このようにして順次すべてのトランジス タを検査することができる。

所要の検査信号ＰとＴ並びにワード線路の相応する信号の形成は、図示しない信 号シーケンス制御部ないし図示しないマイクロコンピュータによって行うａ　ｎ ×２の検査ステップにより全１　ａｕｔｏ　ｏ（ｎチェッカが検査される。ｌ　 ｏｌｏ　ｏｆ　ｐチェフカ１８の検査はこれと平行して行うことができる。

図４に示されたＲＯＭ−列３０は付加的に、動作中断中に、メモリマトリクス１ ０に対する予充電線路、読出し増幅器１３、読出し信号並びに書き込み信号の非 作用性の検査に使用することができる。実施例ではただ１つのＲＯＭ−列３０だ けが示されている。このＲＯＭ−列は４つのＦＥＴ）ランジス・り３１からなり 、これらのトランジスタは共通の制御線路３２を介して制御される。図示された ６つの行線路うち３つがＦＥＴトランジスタ３１の３つを介してアースと接続す ることができ、第４のＦＥＴ　ｌ−ランジスタ３１を介してセンサ線路２１がア ースと接続することができる。ｐ−行線路（そのうちの６つが図示されている） は予充電装置３３によって電位Ｖｄｄに予充電される。制御線路３２の信号によ って行線路の３つの電位Ｖｓｓに引き下げられる。これによりこのＲＯＭ−列３ ０によって各行で別のデータ語が作用される。これは行デコーダの正しい制御と 読出し増幅器並びに出力段の正常機能を検査するためである。もちろんこのよう なＲＯＭ−列に種々異なる符号を付すこともできる。この場合、このＲＯＭ−列 により設定されたデータ語は、データがコード化されてメモリにファイルされて いる場合、必ずしもコード語である必要はない。行の個別の検査のほかに、すべ てのＲＯＭ−データ語を順次固定の順序で読出し、これについて形成された署名 を記憶されている目標署名と比較することもできる。これは図１に図示の署名チ ェッカ１４で行われる。

通常の場合、Ｖｄｄ給電線路とＶ　ｓ　ｓ給電線路とはメモリマトリクス１０内 をビット線路（行）に対して並列に導かれている。構造的手段およびマトリクス のビット構成によって、同じ給電線路が同じデータ語の複数のビットに対して使 用されないようになる。この減結合は一貫して記憶装置の出力段まで続けなけれ ばならない。マトリクス内の給電電圧線路の影響によるコモンモードエラーはこ れによって回避される。行ごとの給電が前提とされ、行デコーダ１２は、各ビッ ト箇所に対するデータビットを同じ順序で選択する。

特別の場合に給電線路をワード線路に対して平行に案内しなければならないとき は、検査を図５に示したカイロにより行うことができる。この回路は図２に示し た回路にほぼ相当する。ここで同じ部材または同じ作用を有する部材には同じ参 照符号が付してあり、説明を繰り返さない。変形１　ｏｕｌｏ　ｏｆ　ｎチェッ カ１７′が得られる。図２とは異なり、ここでは２つのＶｓｓ線路並びに２つの Ｖｄｄ線路がワード線路ｌと」に対して（もちろんほかの図示しないワード線路 に対しても）平行に導かれている。さらに１つのＶｓｓ線路が検査装置２８に接 続されている。各Ｖｄｄ線路は、２つのＦＥＴトランジスタ３４．３５ないし３ ６．３７のスイッチングの直列回路を介してセンサ線路２１と接続される。ここ でＦＥＴ　ｌ−ランジスタ３４．３６はワード線路ｉからｊにより、ＦＥＴトラ ンジスタ３５．３６は制御線路３８により共通に制御される。

図２によるワード線路の検査のほかにここでは付加的に、Ｖｄｄ線路ないしＶ　 ｓ　ｓ　ｌｉｔ路の検査をさらに行うことができる。Ｖｓｓ線路は、エラーのな いワード選択にしたがって検査装置２８がアクティブされたならば、分岐点まで 一緒に検査される。これはトランジスタ２４と２５の検査の際に行われる。分岐 点がメモリマトリクス１０の開始部にあれば、共通の列がＶｓＳ線路ないしアー ス線路の遮断について共に検査される。アドレス゛’１１１１．．．１″を有す るワード線路に対してはトランジスタがアース線路に接続されていない。したが ってこのワード線路を検査装置２８のアース端子との接続により、すなわちトラ イステードライバのアース端子との接続により共に検査することができる。さら に付加的にＶｄｄ線路を共に検査することができる。そのためには、Ｖｓｓ検査 の後（放電されたセンサ線路２１）それぞれ検査装置２８のトライステートドラ イバ２９が高抵抗であれば、制御線路３８をアクティブにし、センサ線路２１の 新たな充電をトランジスタ３４．３５ないし３６．３８を介して（ワード線路１ または」がアクティブであるか否かに応じて）検査する。

記憶装置、ないしワード線路と行線路のこれまでの検をに対する基硼は１列デコ ーダないし行デコーダ１１．１２でのエラーによってに１つまたは複数のワード 線路ないし行線路が付加的にアクティブにされるという前提である。そのため、 間違って印加されたアドレスおよび個別の欠陥により生じたワード線路／行線路 の錯誤に起因するエラーを識別することができない。

二の穐のエラーを識別するために、入口アドレスが例えばパリティビットにより 符号化され、その際このコードの検査はコードチェッカによって行う。コードチ ェッカは例えばデコーダに含むことができる。付加的に所定の幾何的事前措置を 取り、アドレスビットの否定値および肯定値が個別のエラーによって変化しない ようにすれば１、アドレスのコードチェッカなしでもこの変化を識別することが できる。これは図６に示された構成によって達成される。

簡単化のため図示されているのはただ１つのアドレス線路Ａ１−である。このア ドレス線路は入力インバータ４３を介してアドレス線路Ａｉを形成する。このア ドレス線路Ａ＋は図示しないほかのアドレス線路と共に、入力アドレスのコード を検査するためコードチェッカ３９に接続されている。これにより、印加された アドレスが間違っているか否かを識別することができる。このアドレス線路Ａｉ から肯定線路４０とインバータ４１による否定線路４２が分岐する。これらの線 路は再び公知のように分岐し列デコーダない始業でコーグ１１．１２のゲートま で延在する。肯定線路４０とインバータ４１への線路は、（点の）欠陥がこれら 線路に共通に影響を及ぼさないような大きな間隔で相互に保持される。これによ り２つの線路はデコード３９への線路とは異なる電位をとることができ、少なく とも同じ電位となるようなことはない。ここで星状の分岐はあり得ない。すなわ ち、この２つの線路４ｏ、４２はアドレス線路Ａ１の異なる箇所から間隔を置い て分岐する。

インバータ４１と４３、分岐された線路４ｏと４２の図示しないゲート並びにコ ードチェッカ３９は次のように構成されている。すなわち（例えば線路４ｏと４ ２の短絡の際に）これらの線路４ｏと４２に接続された図示しないすべてのゲー トおよびコードチェッカ３９が、入力信号が高電位（Ｖｄｄ）または低電位（Ｖ 　ｓ　ｓ　）に正確にない場合、同じ論理レベルを識別するように構成されてい る。線路４０と４２に接続された図示しないゲート並びにコードチェッカ３９と インバータ４１と４３は例えば通常のスタティック回路技術で、コンブリメント ＦＥＴトランジスタにより図１０に従って実現される（ＣＭＯ３技術）。Ｐチャ ネル分岐部４５はこの技術では上側電位Ｖｄｄと出力側４８との間の電流を、該 当する入力側（ここでは入力側４７だけが図示されている）が低電位（ＶＳＳ） であるときに切り替える。Ｎチャネル分岐部４６はこれにだいし、出力側４８と 低電位（Ｖｓｓ）との間の電流を、該当する入力側（ここでは入力側４７として 図示されている）が高電位Ｖｄｄであるときに導通する。

線路４０と４２に直接接続されているすべてのゲート、すなわち図示されていな いゲートおよびコードチェッカーのゲートが例えば次のように構成されていれば 、すなわち、ただ１つの経路だけが出力側４８から低電位ＶｓｓへのＮチャネル 分岐４６で存在し、この経路がトランジスタの大きさにより、出力側４８の高電 位Ｖｄｄからの放電の際には、出力側４８の低電位ＶＳＳからの充電の際よりも 多くの電流が正確に１つの任意の経路によすＰチャネル分岐４５で別の入力条件 ４７で流れるように構成されていれば、インバータ４１と４３に対して次の条件 が当てはまらなければならない。すなわち、Ｐチャネル分岐４５のトランジスタ が出力側４８の低電位からの充放電の開始時に、Ｎチャネル分岐４６のトランジ スタが高電位Ｖｄｄからの出力側４８の充放電開始時のときよりも多くの電流を 送出するという条件が当てはまらなければならない。

この条件はすべてのインバータ４１と４２に対してすべてのアドレスビットＡ１ で同じように実現されるものであり、これは線路４０と４２ならびにコードチェ ッカの図示しないすべてのゲートに対してもすべてのアドレスビットＡｌで同じ ような構成規則が適用されなければならない。

図６に図示した構成によって、点欠陥により一般的にただ１つの線路だけが断線 するが、または前述のように短絡することが保証される。したがってこのエラー によって２つ以上のワード線路がアクティブになるか、または１つもアクティブ にならない。このことも１　ｏｕｔ　ｏｆ　ｐチェッカ１７．１７′によって識 別することができる。

図７に図示した構成によって、線路間の短絡をさらに確実に識別することができ る。２つのインバータ４１．４３は電流センサ４４と接続されている。否定線路 ４２と肯定線路４０との間に短絡が発生すると、電流センサ４４はインバータ４ １．４３による電流消費の上昇を検出する。というのはこれらのインバータは出 力側で相互に反対に動作するからである。この上昇した電流値を検出することに よってエラー通報が発令される。電流センサは上側電位（Ｖｄｄ）または下側電 位（Ｖｓｓ）に配属することができる。

図８には別の択一的幾何構成が示されている。ここではインバータ４１がアドレ ス線路Ａｉに接続されている。すなわち、肯定線路４０の複数の分岐と否定線路 ４２の複数の分岐間に接続されている。ここでは否定線路４２も肯定線路４０も 相互に間隔を置いて配置されており、それぞれアドレス線路Ａｉからの固有の分 岐点を有する。アドレス線路も同様に相互に間隔を置いている。線路４０と４２ に接続された図示しないゲートおよびコードチェッカ３９の直接接続されたゲ− トと、インバータ４１および４３とは、すべてのアドレス線路Ａｉに対して構成 されている。これは図６の回路で説明したのと同じである。制限された大きさの 個々の欠陥を前提とすれば、この幾何的規則を保持する際には１つのフード線路 ／行線路（そのアドレスは正確に１ビツトだけ所望のアドレスから異なる）が付 加的にアクティブになるか、またはまったくワード線′Ｊ＠／行線路がアクティ ブにならない。両者の場合とも１　ｏ＋＋ｔ　ｏＩ　ｎチェッカ１７．１７’な いし１　ｏｕｔ　。

Ｉｐチェッカ１８により識別される。アドレス的に相互に並んだワード線路／牛 線路がアクティブになることができるから、１　ｏｕｔ　ｏｌ　ｎチェッカの代 わりに簡単な隣接チェッカを使用することもできる。これは冒頭に述べた従来の 技術ｒＥｒｒｏｒ　Ｄｅｔｅｃｔｉｎｇ　ＣｏｄｅｓＪに記載されたのと同じで ある。ワード線路または予充電線路の断線は一緒に識別される。

隣接チェッカは１　ｏｕｔ　ｏｒ　ｎチェッカよりも回路技術的コストが少ない だけでなく、パワーオンテストに対する検査コストも明らかに少ない。パワーオ ンテストでは最初にエラーのない状態が証明されなければならない。

図９には、電流センサ４４を有する図７と同様の相応する回路が示されている。

既述の自己検査装置は、パリティピントによる符号化の際に付加的な全体コスト して約１５％のチップ面積を必要とするだけである。そのうち符号化（８ビツト データ語と１つのパリティビット）には１　ｏｕｔ　ａｌｎチェッカに対して、 ２５６列戸１２８行の４にバイトＲＡＭ（＋１６行パリティビット、＋８行チェ ッカーＲＯＭ）の場合に１２．５％が割り当てられ、列−面積比ＲＡＭ：　ＲＯ Ｍ＝１０では付加的に約０．６％である。

さらに検査ハードウェアと制御部に付加的に約１％、そして行チェッカ、列−Ｒ ＯＭ、付加的ハードウェアおよび制御部に対するコストは約０．８％である。し たがって、２つのコードピットの使用によりすでに２５％の付加コストがかかる こととなり、その際のエラーカバー率は本発明の手段を付加的に有しなければ格 段に悪化することとなる。

さらに前述の自己検査装置はもちろん別の記憶装置、例えば書き込み／読出しメ モリ　（ＲＡＭ）および読出し専用メモリ　（ＲＯＭ、ＥＰＲＯＭ等）にも使用 することができる。さらにこの自己検査装置はデコーダだけにも使用することが できる。

Claims (1)

1. 【特許請求の範囲】 １．オンライン動作で使用するための、記憶装置、デコーダ等に対する自己検査 装置であって、複数のワード線路および／または行線路に対する検査手段が設け られている自己検査装置において、ワード線路および／または行線路は検査マト リクス（１７、１８）と接続されており、 同時に２つ以上の線路がアクティブであるときにエラー信号を形成するエラー検 出器（２７）が検査マトリクス（１７、１８）と接続されている、ことを特徴と する自己検査装置。 ２．各ワード線路および／または行線路は検査マトリクス（１７、１８）でそれ ぞれ、スイッチングマトリクスのｚ個のスイッチ（２３〜２６）の制御端子と接 続されており、 前記スイッチングマトリクスにより、第１の電位（Ｖｄｄ）の印加されるｚ個の 検査線路（２０）がそれぞれのワード線路および／または行線路の符号化に相応 して、第２の電位（Ｖｓｓ）を有する端子またはセンサ線路（２１）と接続され 、該センサ線路には同様に第１の電位（Ｖｄｄ）が印加されており、 エラー検出器（２７）はセンサ線路（２１）と接続され、電流センサまたは電圧 センサとして構成されている、請求項１記載の自己検査装置。 ３．スイッチングマトリクスのスイッチ（２３〜２６）はＦＥＴトランジスタと して構成されている、請求項２記載の自己検査装置。 ４．第２の電位（Ｖｓｓ）を有する端子はアース端子として構成されている、請 求項２または３記載の自己検査装置。 ５．検査装置（２８）が、スイッチングマトリクスのスイッチ（２３〜２６）の 機能を検査するために検査マトリクス（１７、１８）と接続されている、請求項 ２から４までのいずれか１項記載の自己検査装置。 ６．すべてのスイッチ（２３〜２６）はシーケンシャルに検査される、請求項５ 記載の自己検査装置。 ７．検査線路（２０）は検査装置（２８）内でトライステートドライバ（２９） と接続されており、該トライステートダライバにより、検査すべきおよび制御す べきスイッチ（２３〜２６）に接続された検査線路（２０）がそれぞれスイッチ コードに相応して、第２の電位（Ｖｓｓ）またはセンサ線路（２１）に接続され る、請求項５または６記載の自己検査装置。 ８．ワード線路に並列に配置された給電線路を検査するための手段が設けられて おり、 該給電線路は第１の電位（Ｖｄｄ）および／または第２の電位（Ｖｓｓ）を導く ものである、請求項２から７までのいずれか１項記載の自己検査装置。 ９．付加的スイッチ（３４〜３７）が、第１の電位（Ｖｄｄ）を導く給電線路を センサ線路（２１）と制御して接続するための設けられており、前記スイッチ（ ３４〜３７）はワード線路／行線路および／または付加的制御線路（３８）によ って制御される、請求項８記載の自己検査装置。 １０．列線路（ワード線路）に対する検査マトリクス（１７）および／または記 憶装置のメモリマトリクス（１０）の行線路に対する検査マトリクス（１８）が 設けられている、請求項１から９までのいずれか１項記載の、記憶装置に対する 自己検査装置。 １１．少なくとも１つのＲＯＭ−列（３０）が記憶装置の子充電状態、読出し増 幅器（１３）および読出し信号を動作中断中（検査動作）に検査するため設けら れており、 ＲＯＭ−列（３０）のスイッチ（３１）により行で固定のデータ語がアクティブ にされ、該データ語は読出し可能または検査可能である、請求項１０記載の自己 検査装置。 １２．記憶装置は書き込み／読出しメモリ（ＲＡＭ）または読出し専用メモリ（ ＲＯＭ）として構成されている、請求項１０または１１記載の自己検査装置。 １３．オンライン動作で使用するための、記憶装置、デコーダ等に対する自己検 査装置であって、複数のワード線路および／または行線路に対する検査手段が設 けられている自己検査装置において、入力アドレスが符号化されており、検査の ためにコードチェッカ（３９）が設けられており、個々のアドレス線路（Ａｉ） から分岐した肯定線路（４０）と、分岐してインバータ（４１）による否定線路 （４２）とは、相互に間隔を置き、共通の分岐点なしで実現されており、 ワード線路は検査マトリクス（１７、１８）と接続されており、 同時に２つ以上のワード線路がアクティブであるとき、または隣接するアドレス に割り当てられたワード線路が同時に２つアクティブであるときにエラー信号を 形成するエラー検出器が検査マトリクス（１７、１８）と接続されている、こと を特徴とする、請求項１から１２までのいずれか１項に記載された自己検査装置 。 １４．各アドレス線路は入力側にもインバータ（４３）を有し、 ２つのインバータは（４１、４３）は電流監視装置（４４）と接続されている、 請求項１３記載の自己検査装置。 １５．各アドレス線路（Ａｉ）から相互に間隔を置いて、共通の分岐点なしにま ず肯定線路（４０）が分岐し、 分岐した否定線路（４２）に対するインバータ（４１）はアドレス線路（Ａｉ） に接続されており、アドレス線路（Ａｉ）の否定領域から相互に間隔を置いて、 共通の分岐点なしに否定線路（４２）が分岐する、請求項１３または１４記載の 自己検査装置。 １６．メモリ語の種々のビットを記憶するために使用されるメモリセルが種々異 なる給電線路（ＶｄｄおよびＶｓｓ）にメモリマトリクス（１０）内で接続され ており、 当該給電線路はメモリマトリクス（１０）の外でだけ相互に電気的に接続されて いる、請求項１２記載の自己検査装置。 １７．データ語の符号化により個々の給電線路（ＶｄｄおよびＶｓｓ）の断線が メモリマトリクス（１０）内で識別される、請求項１６記載の自己検査装置。 １８．すべてのインバータ（４１、４３）、線路（４０と４２）に接続されたデ コーダゲートおよびすべてのアドレスビット（Ａｉ）に対するコードチェッカ（ ３９）の構成規則によって、２つの任意の線路（４０と４２）間の短絡がコード チェッカ（３９）または検査マトリクス（１７、１８）で識別される、請求項１ ３から１５までのいずれか１項記載の自己検査装置。