KR880011810A - 반도체 기억장치를 테스트하기 위한 방법 및 회로배열 - Google Patents

Abstract

내용없음

Description

반도체 기억장치를 테스트 하기 위한 벙법 및 회로배열

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명에 따라 구성되는 하나의 반도체 기억장치의 일반적이며 전체적인 계획도

제2도는 본 발명의 한 유리한 실시예의 간략한 회로 다이아그램

제3도는 본 발명의 한 선택적인 실시예의 간략한 회로 다이아그램

Claims (14)

1. 기억셀은 기억장치의 셀에 관련해 그리고 그 수에 있어서도 서로 동일한 블록에 속해 매트릭스 형태로 배열되고, 각 블록내의 기억셀은 워드라인 및 비트라인을 통해 어드레스 될 수 있고, 각 블록내에 있는 비트라인은 제1과 제2의 이분 비트라인으로 나누어지고, 2개의 각 이분 비트라인은 평가기회로에 연결되고, 그리고 블록은, 기억셀이 어떤 임의의 블록의 내부 어드레스로 2개의 블록에 어드레스될 수 있고, 이 방식으로 어드레스될 수 있는 기억셀이 대응하는 어드레스로 간주되고, 대응하는 기억셀에 할당되는 비트라인이 대응하는 비트라인으로 간주되고, 그리고 대응하는 비트라닝에 할당되는 워드라인이 대응하는 워드라인으로 간주되는 방식으로 제1과 제2의 블록으로 서로 쌍으로 할당되는 반도체 기억장치에 있어서, a)데이타는 2개의 대응하는 기억셀이 각 경우에 동일한 데이터 항목을 포함하는 식으로 최소한 2개의 상호 공동으로 할당된 블록의 기억셀에 입력되고, b)고장라인은 제1의 논리레벨(특히, 반도체 기억장치의 공급전위)로 프리차지되고, c)제1과 제2의 블록에 있는 서로 대응하는 워드라인 중 하나가 선택되어 활성화됨에 의해 원래의 입력데이타는 만약 반도체 기억장치가 고장이 아니라면 창 및 상보 판독신호로서 독출되고, 평가되고 그리고 증폭되는 형태로 대응하는 비트라인에 발생되고, d)2개의 대응하는 비트라인의 참 판독신호는 할당된 비교기회로에 의해 서로 비교되는 확인을 위해 체크되고, 2개의 대응하는 비트라인의 상보판독신호도 마찬가지로 동일한 비교기에 의해 비교되어 확인을 위해 체크되고, 그리고 e)고장을 인식할 경우, 비교기회로는 제1의 논리레벨에 대한 상보인 제2의 논리레벨(특히, 반도체 기억장치의 기준전위)로 고장라인을 유도하는 것을 특징으로 하는 반도체 기억장치를 테스트 하는 방법.
2. 제1항에 있어서, 2개 이상의 블록이 제공되어, 상기 방법은 블록의 각각에 관련해 시간 병렬형으로 실행되고, 고장라인중 적어도 하나에서의 고장의 존재는 전 반도체 기억장치에서의 고장으로서 평가되는 것을 특징으로 하는 반도체 기억장치를 테스트하는 방법.
3. 제1항 또는 제2항에 있어서, 비교기회로는 비교시간 이외에는 비트라인으로부터 전기적으로 분리되는 것을 특징으로 하는 반도체 기억장치를 테스트 하는 방법.
4. 제3항에 있어서, 상기 분리는 클록신호로 제어되는 전달 트랜지스터에 의해 실행되는 것을 특징으로 하는 반도체 기억장치를 테스트 하는 방법.
5. 도면을 참조로 설명된 바와 같은 반도체 기억장치를 테스트 하는 방법.
6. 기억셀은 기억장치의 셀에 관련해서 서로 동일한 각각의 대등한 수의 블록에서 매트릭스의 형태로 배열되고, 상기 각 블록내에서의 기억셀은 워드라인 및 비트라인을 통해 선택적으로 어드레스될 수 있고, 각 블록내에 있는 상기 비트라인은 각각 제1 및 제2의 이분비트라인으로 나누어지고, 이 2개의 이분 비트라인은 평가기회로에 연결되고, 그리고 상기 블록들은 각 경우에 있어서 기억셀이 각 경우에 있어서 어떤 임의의 내부 어드레스로 2개의 블록에 어드레스될 수 있고, 이 방식으로 어드레스 될 수 있는 기억셀이 대응하는 어드레스로 간주되고, 대응하는 기억셀에 할당되는 비트라인이 대응하는 비트라인으로 간주되고, 그리고 대응하는 비트라인에 할당되는 워드라인이 대응하는 워드라인으로 간주되는 방식으로 제1과 제2의 블록으로 서로 쌍으로 할당되는 반도체 기억장치에 있어서, a)비교기 회로는 각 경우에 있어서 2개의 블록의 2개의 대응하는 비트라인 사이에 배열되고, b)이 2개의 블록에는 이 2개의 블록 사이에 위치되는 모든 비교기회로에 연결되며, 판독동작동안 기엑셀로부터 독출된 데이터의 평가 및 증폭에 앞서 제1의 논리레벨(바람직하게는 반도체 기억장치의 공급전위)로 프리차지되는 고장라인이 할당되고, c)각 비교기회로에서, 2개의 대응하는 비트라인중 하나의 제1의 이분 비트라인에서 발생하는 데이터항목은 2개의 대응하는 비트라인 중 나머지의 제1의 이분 비트라인에서 발생하는 데이터항목에 의해 제어되는 스위칭소자를 통해 고장라인에 전달될 수 있고, d)각 비교기회로에서, 2개의 대응하는 비트라인 중 하나의 제2의 이분 비트라인에서 발생하는 데이터항목은 2개의 대응하는 비트라인 중 나머지의 제2의 이분 비트라인에서 발생하는 데이터 항목에 의해 제어되는 다른 스위칭소자를 통해 고장라인에 전달될 수 있고, 그리고 e)각 비교기회로의 경우에 있어서, 클록신호에 의해 제어되는 또 다른 스위칭소자는 상호 공동으로 할당된 블록의 대응하는 비트라인의 각 이분 비트라인과 비교 기회로 사이에 배열되는 것을 특징으로 하는 반도체 기억장치를 테스트하기 위한 회로배열.
7. 제6항에 있어서, 비교기회로는 2개의 XNOR회로를 포함하는 것을 특징으로 하는 반도체 기억장치를 테스트하기 위한 회로배열.
8. 제7항에 있어서, 각 XNOR회로는 제어출력이 공통으로 고장라인에 연결되는 2개의 스위칭소자를 포함하고, 상기 2개의 스위칭 소자중 하나는 그 입력(소오스)이 제1의 블록의 비트라인의 하나의 이분 비트라인에 연결되며 그 제어(게이트)가 제2의 블록의 대응하는 비트라인의 하나의 이분 비트라인에 연결되고, 그리고 상기 2개의 스위칭소자중 다른 하나는 그 입력(소오스)이 제2의 블록의 비트라인의 하나의 이분 비트라인에 연결되며 그 제어기(게이트) 제1의 블록의 대응하는 비트라인의 하나의 이분 비트라인에 연결되는 것을 특징으로 하는 반도체 기억장치를 테스트하기 위한 회로배열.
9. 제6항 내지 제8항 중 어느 한항에 있어서, 스위칭소자는 트랜지스터인 것을 특징으로 하는 반도체 기억장치를 테스트하기 위한 회로배열.
10. 제6항 내지 제9항중 어느 한항에 있어서, 2개 이상의 블록이 제공되며 각 경우에 있어서 2개의 블록에는 고장라인과 함께 비트라인의 수에 해당하는 다수의 비교기가 할당되는 방법에서 요구되는 다수의 고장라인은 하나의 단일 고장라인 상에서의 고장표시가 전체 고장신호를 일으키기에, 따라서 고장을 표시하기에 충분한 반도체 기억장치를 테스트하기 위한 회로배열.
11. 제10항에 있어서, 상기 결합은 OR, AND, NOR 또는 NAND 회로의 형태로 이루어지는 것을 특징으로 하는 반도체 기억장치를 테스트하기 위한 회로배열.
12. 제6항 내지 제11항중 어느 한항에 있어서, 반도체 기억장치를 테스트하기 위한 회로배열이 정상동작시 2개의 상호 공통으로 할당된 블록의 데이터 내용을 고속으로 비교하기 위해 비디오 또는 텍스트 처리용 기억장치에 이용되는 것을 특징으로 하는 반도체 기억장치를 테스트하기 위한 회로배열.
13. 제1도 내지 제3도를 참조로 설명된 바와 같은 반도체 기억장치를 테스트하기 위한 회로배열.
14. 제1항 내지 제5항중 어느 한항에 있어서, 반도체 기억장치를 테스트하는 방법이 반도체 기억장치에 의한 비디오 또는 텍스트 처리에 사용되는 것을 특징으로 하는 반도체 기억장치를 테스트하는 방법.

    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.