JPH07505994A

JPH07505994A - 誘導負荷ダンプ回路

Info

Publication number: JPH07505994A
Application number: JP6507538A
Authority: JP
Inventors: プレスラー，ドナルド，アール．; ジョルダーノ，レイモンド，エル．
Original assignee: ハリス・コーポレーション
Priority date: 1992-09-08
Filing date: 1993-09-08
Publication date: 1995-06-29
Also published as: WO1994006145A1; US5347169A; EP0615653A1; EP0615653B1; DE69329791T2; EP0615653A4; DE69329791D1

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】誘導負荷ダンプ回路技術分野この発明は、トランジスタか誘導子を駆動するときのようにトランジスタ間に生じる過渡電圧に対してトランジスタを保護する回路に関する。

背景技術誘導負荷を駆動させるために、絶縁ゲート電界効果トランジスタ（ＩＣＦＥＴ）のパワートランジスタを使用することか知られている。図１に示すように、金属酸化膜半導体（ＭＯＳ）ｍ源切換用トランジスタＮｌは、その伝導路を接地端子１５とノート１７間に接続している。抵抗器Ｒｓと直列に接続した誘導子Ｌ１は電圧ＶＣＣの動作電位源か印加される電源端子１９とノード１７間に接続される。

誘導子Ｌｌと直列に接続した抵抗器Ｒｓは、別個の電流制限抵抗器、又は誘導子の固有抵抗又はそれらの両方にすることかできる。トランジスタＮｌをターンオンすると誘導子Ｌ１を通る電流は時間と共に増す。そして、トランジスタＮｌが誘導−抵抗の時、定数（Ｔ＝ＬＩ／Ｒｓ）を超える一定の時間の間オンされると、誘導子Ｌｌを通る電流はＩＭＡＸ＝ＶＣＣ／Ｒｓの値に達する。トランジスタＮ１かターンオンされると、有効期間ターンオンされた後、誘導子の起電力か「誘導キック」と呼ぶ既知の電圧を発生することによって電流を維持しようとする。

誘導子間に発生した電圧の値は、Ｌｄｉ／ｄｔ（ここでＬは誘導子（コイル）のインダクタンス、そしてｄｉ／ｄｔは減衰電流の時間変化率である）に等しく、ノー１’　ｌ　７を正電源以上に上げる極性を有する。誘導キック電圧の振幅は数百ボルト、場合によっては数千ホルトにまて及ぶ。ノード１７におけるこの高電圧キックはトランジスタＮｌの破壊電圧（ＢＶＤＳ）以上であって、トランジスタを損傷および／または破壊すると共に、関連回路にも損傷を与える。従って、トランジスタＮｌのトレインにおける電圧を制限してＮｌの破壊電圧を超えること及び高振幅過渡電圧の発生を回避しなければならない。

「誘導キック」による電圧を制限する既知方法は、アノードをノード１７に接続しカソードを端子１９に接続したダイオードＤＩのような「負荷ダンピング」の使用を含む。かく接続することによって、ノード１７における電圧は７００以上の１つの順方向ダイオード・ドロップ（ＶＦ）に上昇できる。ダイオードＤｉは、ノード１７における電圧キックをＶＦ＋ＶＣＣに制限する作用をする。そして、誘導子及び抵抗器間の電圧はＶＦボルト（典型的に０．８ボルト）に制限される。誘導子及び抵抗器間の電圧をこのように比較的小さな値（すなわち、ＶＦボルト）に制限することは、誘導キックを効果的に制限するが、その結果、誘導子に蓄積されたエネルギーを放電させるには比較的長時間かかる。

抵抗が零の場合の誘導子の理想的な放１（又は減衰）時間（ＴＤ）はＬ　（ＩＮＤ）／ＶＬ　（式中のしはコイルのインダクタンス、ＩＮＤはＮｌがターンオフされる時の誘導子における電流、ＶＬは誘導子間の電圧降下である）に等しい。

従って、放電時間は誘導子間の電圧に反比例する。また、そのダイオードは、ｖｃＣ／Ｒｓに等しい最高誘導電流を処理するために極めて大きく作らなければならない。

単一のダイオードを使用するときに生しる問題点を回避するために、図２に示したようにパワートランジスタＮｌのトレインとゲート間に直列に接続したツェナーダイオード（Ｚｌ）とダイオード（Ｄ２）を使用することが知られている。

図２を参照すると、図１の回路の場合のように、トランジスタＮ１がある時間の間ターンオンされた後かなりの電流が誘導子ＬｌおよびトランジスタＮｌの伝導路を介してアースへ流れる。典型的に、トランジスタＮｌはＮ１のゲートをアースにクランプする傾向かあるインバータＩｌのトランジスタＮＡのターンオンによってターンオフされる。Ｎ１が時間ｔ１でターンオフされると、ノード１７での電圧は急上昇する傾向にある。アノード１７での電圧がＤ２の順方向ドロップ（ＶＦＤ２）およびＺｌのツェナー電圧（ＶＺ）以上に上昇すると、ノード１７からＤ２およびＺｌを通ってＮｌのゲートに伝導か生じる。その結果、Ｖ１７は、インバータ１１の出力端子１３における電圧（ＶＩ３）より高い（Ｄ２のＶＦＤ２＋Ｚ１のＶＺ）に等しい値に保持される。典型的に、Ｎｌのしきい電圧（ＶＴＨ）より少し高く維持される、その値はアース電位の電圧内である。従って、ＶＺ十ＶＦＤ２＋ＶＴＨをＮｌの破壊電圧より低い値に選択することによって、ノート１７の電圧はＮｌの破壊電圧以下になるのか防止される。

図２に示したように、ツェナーダイオード・フィードバック回路を使用してノート１７の電圧を制限又はクランプすることは、ツェナーダイオードの電圧を選んで電圧ＶＩ７をＮｌのトレイン−ソースおよびトレイン−ゲートの破壊電圧より低く制御できる点において有利である。更に、それは誘導子間に大きな振幅のターンオフ電圧を提供して誘導子における電流を極めて迅速に放電させる。その上、誘導負荷ダンプ電流の大部分かパワートランジスタＮ１を流れるのて、ツェナーダイオ−１・を低電流構造に作ることかできる。

しかしなから、必要なツェナー破壊電圧および／または必要な特性をもったツェナーダイオードを作ることか必ずしも可能てないという問題点がある。その上、あるプロセスにおいては、ＭＯＳパワートランジスタと同一の構造内にツェナーダイオードを作ることさえもてきない。

この問題を解決するために、本発明の目的は、ツェナー又はダイオード・クランプの代わりにクランピングダイオードを使用して、パワースイッチングトランジスタのトレインに生じる過渡電圧をクランプすることである。

発明の開示本発明の実施回路では、通常は不導体のクランピングトランジスタが、トルイン回路に誘導負荷を接続させているパワートランジスタのトレイン（出力端子）とゲート（入力端子）間に接続される。そのクランピングトランジスタは、パワートランジスタがターンオフされて、「誘導キック」過渡電圧がパワートランジスタのドレインに生じ、それがクランピングトランジスタのゲートに印加される予め決めた制御電圧を超えるまで導通しない。その制御電圧の値を選んで、パワートランジスタのトレインにおける電圧エクスカーション（偏り）かその破壊電圧以下のときにクランピングトランジスタが確実にターンオンするようにする。

従って、本発明を実施するｌ・ランジスタ化した設計ては、誘導子を介した伝導が中断されるときに潜在的に高い過渡電圧は発生しない。

本発明の重要な特徴は、パワートランジスタのターンオフが無視できないインピーダンスの信号源によってターンオフ信号をパワートランジスタのゲートへ印加することにより開始されることである。その結果、クランピングトランジスタかターンオンされると、該トランジスタは誘導負荷をその伝導路および信号源インピーダンスを介して放電させる働きをする。信号源インピーダンスの存在によって、クランピングトランジスタはターンオン時にパワートランジスタのドレインとゲート間に負帰還路を提供しそれを一時的に保持しく又はそれを戻し）、それによってパワートランジスタの伝導路は誘導負荷装置に蓄積されたエネルギーの付加放電路の作用をする。

更に、本発明の特徴は、同一基板にクランピングトランジスタとパワートランジスタを形成することである。例えば、クランピングトランジスタが伝導路の端部を規定するソース電極とトレイン電極を有する絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）の場合、クランピングトランジスタのソースおよび／またはドレイン領域が順方向にバイアスをかけられて有害で潜在的に危険な電流を基板に流してラッチアップ状態および／または他の非制御状態をもたらすという問題がある。本発明の実施回路では、クランピングトランジスタにバイアスをかけて基板電流の流れを回避および／または排除するように配列される。

図面の簡単な説明第１図は誘導キックを制限する分路ダイオードを使用した従来技術による回路の略図、第２図は帰還構成にツェナーダイオードを使用して誘導キックを制限する従来技術による回路の略図：第３図は帰還構成にトランジスタを使用して誘導キックを制限する本発明による回路の略図：第４図は本発明による集積回路の部分横断面；第５Ａ図および第５Ｂ図は本発明による回路の略図であって、２つの異なる形式の障害電流路を示す：および第６図、第７図、第８図および第９図は第５Ａ図および第５Ｂ図の障害電流路が除去されている本発明による回路の略図である。

発明を実施するための最良の形態絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴｓ）は、本発明の実施に用いるのに望ましい有効デバイスである。この理由で、回路は図面においてかかるトランジスタを使用するものとして示され、以後そのように説明される。しかしながら、これは他の適当なデバイスの使用を除外するものではなく、これを目的として、請求の範囲において限定することなく使用した場合の用語「トランジスタ」は一般的な意味において用いている。

図面において、Ｐ−伝導形のエンハンスメント形ＩＧＦＥＴｓは特定の参照符号か続く文字Ｐによって識別され、Ｎ−伝導形のエンハンスメント形ＩＧＦＥＴＳは特定の参照符号が続く文字Ｎによって識別される。ＴＧＦＥＴｓの特性は周知であるので、詳細な説明をする必要はないが、以下の説明を明確に理解するために、本発明に関係するＩＧＦＥＴｓの定義および特徴を以下に示す。

１．１ＧＦＥＴｓは、伝導路の端部を規定するソースおよびドレインと呼ぶ第１の電極および第２の電極、および印加電位が伝導路の導電率を決める制御電極（ゲート）を存する。Ｐ−形ＩＣＦＥＴに対して、ソース電極は第１および第２の電極がそれに最高の電位を印加する電極として定義される。Ｎ−形ＩＧＦＥＴに対しては、ソース電極は第１および第２の電極がそれに最低の電位を印加する電極として定義される。

２、使用するＩＧＦＥＴｓは、許可信号か制１ＩＩＩｌ電極へ印加されたときに電流が第１および第２の電極によって画定される伝導路において両方の方向に流れうるという意味において双方向性である。

３、生じる伝導に対して、印加したゲートソース電位（Ｖｇｓ）はトランジスタをターンオンさせる方向にあって、しきい電圧（ＶＴ）として定義される所定の値よりも高くなければならない。従って、印加電圧かトランジスタをターンオンする方向にあるかＶＴより振幅か低い場合には、トランジスタはカットオフのままであって、伝導路には電流は実質的に流れない。

４、ソース追従デバイスとして使用される場合、ソース電極における電圧（Ｖｓ）はゲートに印加される信号（Ｖ　ｇ）に追従するが、そのゲートに関して振幅がデバイスのしきい電圧（ＶＴ）に等しい電圧までオフセットする（Ｖｓ−Ｖｇ −ＶＴ）。

５、図面において、Ｐ−形ＩＧＦＥＴｓは、ＩＧＦＥＴの本体方向を向いているソース脚上の矢印および／または本体から離れる方向を向いている基板上の矢印によって時々識別される。Ｎ−形ＩＧＦＥＴｓは、ＩＣＦＥＴの本体から離れる方向を向いているソース脚上の矢印および／またはＩＧＦＥＴの本体方向を向いている基板上の矢印によって時々識別される。

図３の回路には、伝導路を接地端子１５とノード１７に接続したパワースイッチトランジスタＮｌを示す。誘導子Ｌ１は、動作電圧ｖＣＣが印加される電源端子１９とノード１７間の抵抗器Ｒｓと直列に接続する。前記のようにＲｓは誘導子Ｌｌの固有抵抗、またはＬｌと直列の電流制限用抵抗、またはその両方を表わす。トランジスタＮ１はＮ−チャネル絶縁ゲート形電界効果ｌ・ランジスタ（ＩＧＦＥＴ）であり、特に、金属酸化物半導体（ＭＯＳ）として知られる形式のものである。Ｎｌ（並びに回路に使用される他のＩＧＦＥＴｓ）はその伝導路の両端部を規定するソース電極とドレイン電極、および印加電極が伝導路の導電率を制御する制御電極（ゲート）を有する。Ｎ１の基板３５は接地され、Ｎｌのソースへ接続される。Ｎ１はパワースイッチトランジスタと機能し、ＶＣＣ／Ｒｓに等しい最大電流を安全に運ぶように設計されている。

Ｐ−チャネルＩＧＦＥＴ（Ｐｉ）は、そのソース（ＰＩＳ）がノード１７へ、そのゲートかｖＣＣボルトか印加される端子２１へ、そしてそのドレイン（ＰＩＤ）かＮ１のゲートヘノード２３において接続される。ノード２３はインバータＩＡの出力端子へ接続される、インバータＩＡは伝導路をノード２３とアース間に接続させたＮ−チャネルＩＧＦＥＴ　（ＮＡ）、および伝導路をノード２３とＶＣＣポルトか印加される端子間に接続させたＰ−形ＩＣＦＥＴ　（ＰＡ）を含む。

インバータＩＡは従来の相補性ＭＯ３（ＣＭＯ３）インバータである。図３に波形ＡおよびＢを示したように、インバータの入力端子に印加される信号へが高いとその出力端子の信号は低い（即ち、トランジスタＮＡはターンオンされる）、そして、Ａか低いとＢは高い（即ち、ＰＡはターンオンされる）。Ｂが高いと、ｖＣＣポルトかＰＡを介してＮｌのゲートに印加される。Ｎｌは、ＰＡがターンオンされてＮＡかターンオンされるときには、ターンオンがむつかしい。次に、電流は端子１９から誘導子ＬｌとＮ１のドレイン−ソース伝導路を通ってアース・＼流れる。誘導子Ｌ１を流れる電流は斬近的に増してＶＣＣ／Ｒｓにほぼ等しい最大値に達する。図３における波形ＡおよびＢにおける時間ｔ１に対応して、ＮＡかターンオンされＰＡかターンオフされるとＮ１のターンオフか始まる。ＮＡはＮｌのゲートをＮｌのしきい電圧（ＶＴＨ）以下にクランプする。しかしながら、Ｎ１がある時間の間ターンオンされた後、若干の電流がＬｌを流れてＮｌをターンオフしようとするときはいっても、誘導子Ｌｌに蓄積されたエネルギーか、図３の波形Ｖ１７を時間ｔｌからＮ２の間に示したようにノード１７において正のオーバシュート（誘導キック）を起こす。このオーバシュートはＰＩを通してＮ１のゲートへフィードバックされて、後述のようにＬｌが実質的に放電されるまてＮｌを通る伝導を維持する。

ノート１７における電圧か、ＰＩのしきい電圧（ＶＴ）とＰＩのゲートにおける電圧ｖＣＣの和を超える値に上昇するときはいっても、ＰＩはターンオンして電流をノード２３へそしてＮＡの伝導路を介してアースへ導く。Ｐ】のターンオンは、ノー１”１７における電圧上昇を図３の波形Ｖ１７においてＶＣＬＡＭＰとして識別した値ヘクランプする。Ｐｌはターンオンされて誘導子Ｌ１に蓄積されたエネルギーを放電する傾向にある電流を導くけれども、ノード１７における電圧は図３の波形１７て示したように時間ｔｌからＮ２に及ぶ期間ＶＣＬＡＭＰレベルにととまる傾向にある。ｐｔが十分な電流を導くと、ノード２３に生じた電圧をＮ１のしきい電圧に等しいか又はそれ以上にさせる。これは、Ｎｌを一時的に導電性に保ち、その伝導路を介してＬｌに流れる電流の一部をアースに導き、それによってＬｌに蓄積されたエネルギーを放電する。ＰｌとＮ１か導電性になるので、Ｌｌに蓄積されたエネルギーは、Ｐｌを介して導電率が低下するまて放電し、ＮＡかＮｌのゲート電圧（図３における波形Ｂの時間ｔ２における）をアースに導く。Ｖ１７の電圧は、図３における波形Ｖ１７の時間ｔ２で示したｖＣＣポルトに復帰する。

本発明を実施する回路ではトランジスタＮｌのターンオフに使用するトランジスタＮＡのソース−トルイン伝導路か十分なインピーダンスを有するように設計され、それによってＰＩがターンオンされて誘導キックから生じた電流かＰｌとＮＡを流れるときに、ＮＡのドレイン−ソース間の電圧がＮｌのしきい電圧を超える値をとることか注目される。これは、Ｎｌか誘導子の放電中にホールドオンされ、制御された伝導路を提供して時間ｔｌからＮ２の間にＬｌに蓄積された電流の多くを放電させることを保証する。

Ｎ１のゲートへの電圧帰還かそれを保持するのに十分であることを保証するために、Ｐｌはそのトレイン電流かそれらのそれぞれのゲート・バイアス状態に対してＮＡのトレイン電流より大きいように設計される。別の方法を見ると、Ｐｌのソース−トレイン等価インピーダンスはＮＡのソース−ドレイン等価インピーダンスより小さい。

Ｐｌは、導通時にＮｌのトレインとゲート間に負帰還を提供する作用をし、ＮｌのターンオフおよびＬｌに蓄積のエネルギーの放電が制御された連続的方法で生しるのを保証することかわかる。

また、ＰＩのターンオンはノード１７の電位がＰＩに印加されたゲート電圧とＰＩのしきい電圧（ＶＴ）を加えた値を超えるときに生じる。図３においてＰＩのゲートに印加された電圧は■ＣＣボルトであるが、ＰＩに印加されたゲート電圧は池の多くの値を選択することができる。例えば、ＰｌのゲートはＶＣＣより高い又は低い別の電圧に接続できる。さらに、適当な電圧が容易に得られない場合には、多数の既知回路のいずれかによって制御電圧を発生させてＰＩのゲートに印加することができる。従って、ツェナーダイオードと対照的に、Ｐｌのような帰還クランピングトランジスタを広範囲の種々の制御電圧で使用できる。

図３において、Ｐｌの基板は電圧ＶＤＧ　（ＶＤＧはＶＣＣ十ＶＴＰより大きい）に接続するように示されている。Ｐｌの基板にＶＤＧでバイアスをかけて、ＰＩの基板−ソースおよび基板−ドレイン・ダイオードが、Ｐｌがノード１７での過渡の正の電圧を受けるときのように逆バイアスをかけたままであることを保証する必要かある。これは、図４を参照することによってさらによく理解できる。

図４は、Ｎｌ、ＰＩおよびＮＡ間の相互関係を強調する本発明の相補性ＭＯ３の実施例の横断面を示す。トランジスタＮ１とＮＡはＰ−基板３５に形成され、トランジスタＰ１はＰ−基板３５内に形成のＮ−ウェル３０に形成されている。

本実施例に存在しそれぞれＰＬと関連したドレイン−Ｎ−ウェルおよびソース− Ｎ−ウェルのダイオードを表わすダイオードＤＡおよびＤＢの存在か特に興味がある。ダイオードＤＡはＮ−ウェル３０とＰ−基板３５間に形成されたダイオードを表わす。

ソース領域（Ｐ　Ｉ　Ｓ）又はドレイン領域（Ｐ　Ｉ　Ｄ）における電圧がＮ− ウェル３０の電圧を超えると、電流はＤＡ又はＤＢを通ってＮ−ウェル３０に流れ、次に、基板３５および基板３５を共存する池の領域に流れてＣＭＯ３のラッチアツプのような問題をもたらすことは図４の検討から明白である。従って、図３に示したように、バイアス（例えば、ＶＤＧ）をＮ−ウェル３０（Ｐｉの基板）にかけてＤＡおよびＤＢダイオードに逆バイアスをかけダイオードＤＡ又はＤＢを通る寄生電流の流れを抑制する必要かある。従って、基板のバイアス電流を抑制するために、ＰＩの基板を最高の有効電位に接続する必要がある。

それにもかかわらず、「障害電流」の流れをもたらす問題があって、インバータＩＡかＮｌによって駆動される負荷よりも高い供給電圧で動作する。これは図５Ａを参照して最も良く説明され、インバータＩＡの電源端子２５へ印加されるＶＤＤは６ボルトて、電源端子１９へ印加されるｖＣＣは２．８５ボルトである。

Ｐｌの基板がＶＤＤボルトの最高電位に接続されるときでも問題かある。次の分析によって示すようにＰＡのターンオンは障害電流をＰＩに流すから、ＶＤＤがＶＣＣホルトに等しい場合ら問題かある。ＰＡがターンオン（ＮＡがターンオフ）されると、ＶＤＤかＰＡの伝導路を介してノード２３へ印加され、それにＮｌのゲートおよびＰｌのＮ、極か接続されている。これは、Ｎｌのターンオンをむつかしくし、そのトレイン（ノード１７）を０ボルト又は０ボルト近傍にさせる。その結果、ＰＩの電極は６ホルトそしてＰｌの電極８３は０ポルトそしてＰＩのゲートは２．８５ボルトにある。電源はＰｉのソースとして作用し、電極８３はＰｌのトレインとして作用する。ｐｔのしきい電圧か約１ボルトの場合、ＰＩはターンオンされて障害電流をＮ１のドレインに導く。前記バイアス状態に対して、Ｐｌはターンオンされたトランジスタであって、電流をＭＯＳトランジスタがバイアスをかけられて伝導になるように導く。しかしながら、この電流は障害電流と呼ぶように存置である。この問題は、本発明の回路に単向性導電素子をクランプトランジスタＰ１と直列に設けることによって解決される。

図５は、インバータＩＡおよびその負荷が■ＣＣボルトて動作しＰｌのゲート電圧かＶＣＣボルトであるときても、Ｐｌのドレイン−基板ダイオードＤＡを通る障害電流路か存在することを示す。ＰＡかターンオンされ、高い■ＣＣボルトかノート２３に印加されると、ダイオ−１’　ＤＡは順方向にバイアスをかけられて、障害電流がノード２３からＤＡを通って低いノード１７に接続されている基板領域に流れる。図５への回路については、ｌ・レイン又はソース−基板ダイオードの特表千７−５０５９９４　（５）障害電流路は単向性導電路を含むことによって排除される。

図６の回路において、図５Ａおよび図５Ｂで検討した２つの異なる障害電流路はトランジスタＰ１の伝導路と直列に接続したダイオードＤ３によって排除される。図６には、ノード１７とＰＩのソース間に接続されたダイオードが示されている。そして、ＤＢは電流をノード１７からＰＩのソースへ流すように極性が調整されている。ダイオードＤ３はＰｌの伝導路を通して流れるノード２３がらの全ての電流を遮断する。同様に、ダイオードＤ３はノード２３からドレイン−基板ダイオードＤＡを通ってノード１７への電流を遮断する。ＤＢによる遮断はＰｌの基板をＰｌのソースへ直結させ、かっ、ＰＩのソースによってバイアスをかけさせる。基板３０とアース間に接続されているダイオードＤ４は、本発明のＮ− ウェルＭＯＳの実施におけるＮ−ウェル−Ｐ−基板ダイオードを示し、ダイオードＤＡはその実施におけるドレイン−Ｎ−ウェルダイオードを示す。ダイオードＤ３はＤＡを介した又はＰＩの伝導路を介した障害電流路を遮断する。

図６において、ＰＩは、ノード１７の電圧（Ｖ１７）がＰＩのゲートの電圧より高くなるとＰＩのＶＴおよびＤＢの順方向低下によってターンオンする。ＤＢによる付加電圧低下はその電圧レベルを余り変えない（その電圧レベルに、およびその電圧レベルてノード１７かＰｌによってクランプされる）。しかしながら、ノード１７のクランプレベルを下げる（又は上げる）必要がある場合には、これは前述のようにＰＩのゲートに印加される電圧を変えることによって行うことかできる。

ダイオードＤ３はダイオードのように機能するように接続されたＭＯＳ）ランジスタにすることができる。これは図７に示し、Ｎ−チャネルＩＧＦＥＴ　（Ｎ２）はそのゲートおよびドレイン（アノード）をノード１７へ共通に接続させ、そのソース（カソード）をＰｉ（そのドレインはノード２３でＮ１のゲートに接続されている）のソースへ接続させている。Ｎ２の基板はアースに接続されるが、Ｐｌの基板およびそのソースは共通に接続されている。このように接続されることによって、Ｎ２は電流かノード２３からＰｌの伝導路を通ってノード１７に流れるのを遮断し、極性を調整して電流をノート１７がらＰｌを介してノード２３へ導く。従って、図７の回路はクランプ作用を提供し、ラッチを受けず非制御の基板電流を受けない。図７において、ダイオードトランジスタＮ２はノード１７とＰｌのソース間に接続される。これは、図６におけるノード１７とＰｌのソース間に接続されたＤＢの配置に類似する。しかしながら、その配置ではなくてＤＢとＤ２は図８にダイオード接続のトランジスタＮ３を示したようにＰｌのドレインとノート２３間に接続することがてきる。

図８において、ＰＩの基板とソースはノード１７に接続されるか、ＰｌのトレインはＮ３のゲートとトレインに接続される。Ｎ３のソースはノード２３てＮ１のゲートへ接続され、Ｎ３の基板はアースされる。トランジスタＮ３はダイオードのように機能するように接続されて、端子２５からＰＡを経て端子２３からノート１７に流れる従来の電流の流れを遮断する。

図９において、ダイオードのようにＰＩの伝導路と直列に接続されたトランジスタの使用によって障害路は排除される。ＰＡのソースおよび基板はＶＤＤか印加される端子２５へ接続され、そのトレインおよびＮＡのドレインはノード２３へ接続される。ＮＡのソースおよび基板はアースへ接続され、ＮＡおよびＰＡのゲートは共通に入力端子ＩＩへ接続される。Ｐ２の電極９１およびそのゲートはノード２３へ接続されるか、Ｐ２の電極９３はＰｌの電極８１へ接続される。ＰＩのゲートはＶＣＣか印加される端子１９へ接続されるか、ＰＩのドレインはノート１７てＮｌのトレインへ接続される。前記のように、Ｎ１のゲートはノード２３へ接続され、そのソースおよび基板はアースされ、誘導子Ｌ１と抵抗器Ｒｓは共にノート１７とｖＣＣポルト間に接続される。

ＰＡかターンオンされると、ＶＤＤポルトかＰ２のゲートとＰ２の電極へ印加される（それは、この状態に対してソースのように機能する）。しかしながら、Ｐ２はゲートか高いＶＤＤ電位が印加される電極９１へ短絡されるから非導電性である。その上、Ｐ２はＰｌの導通を遮断する。従って、Ｎ１はターンオンされて電流か誘導子を流れるか、障害電流はＰＩ−Ｐ２の伝導路を流れない。ＮＡかターンオンしてＮｌを通る電流か減少すると、ノード１７て生じる誘導キ・ツクがＶＴ７かＰｌのＶＴとＶＣＣの和を超えるときにＰＩをターンオンする。従って、電流はＰｌの伝導路およびソース（ｔｆｆｉ９３）を通ってＰ２のドレイン（電極９１）路を経てノート２３に流れる。従って、Ｐ２はノード２３からＰＩの伝導路を通ってノード１７への電流を遮断する働きをし、ノード１７からＰＩを経てノート２３へ電流を流す。

図２の回路においてトランジスタＰ１は、Ｖ１７がｖＣＣとＰｌのしきい電圧（ＶＴ）とＤＢの順方向ダイオード・ドロップの和を超えるとターンオンする。

図７において、ｐｔは、Ｖ１７がｖＣＣとＰｌのＶＴとＮ２のｖＴの和ヲ超エルとターンオンする。図８および図９の回路においてＰＩは、Ｖ１７がＶＣＣとＰｌのＶＴの和を超えるとターンオンする。従って、障害電流遮断素子はＰｌのソース回路又はドレイン回路のいずれかに接続される。ソース回路に配置された遮断回路は、ＶＴ７かＰｌのターンオン前に到達しなければならない電圧を高める傾向にある。全ての場合に、寄生基板電流の流れか抑制されて、Ｐｌの主伝導路を通る障害電流路も除去される。

多くの異なる形式の誘導負荷か本発明の回路と共に使用できることも理解する必要かある。

補正書の翻訳文提出書（特許法第１８４条の７第１項）平成６年５月９品男

Claims

【特許請求の範囲】

１．動作電位を印加する第１および第２の電源端子；各々が伝導路および制御電極の端部を規定するソース電極とドレイン電極を有する第１および第２の絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴｓ）；誘導負荷装置；前記第１のＩＧＦＥＴのソースを前記第１の電源端子へ接続し前記第１のＩＧＦＥＴのドレインを中間ノードへ接続する手段；前記負荷装置を前記中間ノードと前記第２の電源端子間に接続する手段；ターンオン信号およびターンオフ信号を前記第１のＩＧＦＥＴの制御電極へ選択的に印加する手段；前記第２のＩＧＦＥＴの伝導路を前記中間ノードと前記第１のＩＧＦＥＴの制御電極間に接続する手段；および前記中間ノードの電圧が固定電位を超えるまで前記第２のＩＧＦＥＴを不導性に保持する値を有する前記第２のＩＧＦＥＴの制御電極へ前記固定電位を印加する手段から成ることを特徴とする誘導負荷ダンプ回路。
２．前記ターンオンおよびターンオフ信号を印加する手段が伝導路と制御電極を有する第３のＩＧＦＥＴを含み、該第３のＩＧＦＥＴの伝導路が前記第１のＩＧＦＥＴの制御電極と前記第１の電源端子間に接続され、前記第３のＩＧＦＥＴが使用可能時に前記第１のＩＧＦＥＴをターンオフさせるのに役立つことを特徴とする請求の範囲第１項記載の誘導負荷ダンプ回路。
３．前記第１のＩＧＦＥＴが第１の伝導形であり、前記第２のＩＧＦＥＴが逆の伝導形であることを特徴とする請求の範囲第１項記載の誘導負荷ダンプ回路。
４．前記第２のＩＧＦＥＴが基板領域を含み、さらに該基板領域に電圧を印加して前記第２のＩＧＦＥＴのソースー基板領域を逆バイアスをかけて保持する手段を含むことを特徴とする請求の範囲第１項記載の誘導負荷ダンプ回路。
５．前記固定電位が前記第２の電源端子の電位に等しく、前記第２のＩＧＦＥＴがしきい電圧を有し、前記第２のＩＧＦＥＴが、前記中間ノードの電位が前記第２の電源端子の電位と前記第２のＩＧＦＥＴのしきい電圧の和を超えるときに導通することを特徴とする請求の範囲第２項記載の誘導負荷ダンプ回路。
６．前記第１のＩＧＦＥＴをターンオフさせるのに役立つ前記第３のＩＧＦＥＴに応答して、前記中間ノードに前記第２のＩＧＦＥＴの伝導路を導電性にさせる極性および振幅の過渡電圧が生じ；前記第２のＩＧＦＥＴの伝導路を流れる電流が前記第３のＩＧＦＥＴの伝導路も流れて、第１のＩＧＦＥＴの制御電極の電位を前記第１のＩＧＦＥＴに一時的に導電性を維持させるレベルに上昇させることを特徴とする請求の範囲第２項記載の誘導負荷ダンプ回路。
７．前記第１および第３のＩＧＦＥＴが第１の伝導形であり、前記第２のＩＧＦＥＴが相補性伝導形であることを特徴とする請求の範囲第６項記載の誘導負荷ダンプ回路。
８．前記第２のＩＧＦＥＴの伝導路を前記中間ノードと前記第１のＩＧＦＥＴの制御電極間に接続する手段が、極性を決めて通常の電流を前記中間ノードから前記第２のＩＧＦＥＴの伝導路を経て前記第１のＩＧＦＥＴの制御電極へ導き、そして、前記第１のＩＧＦＥＴの制御電極から前記第２のＩＧＦＥＴの伝導路を経て前記中間ノードへの通常の電流を遮断することを特徴とする請求の範囲第１項記載の誘導負荷ダンプ回路。
９．前記第２のＩＧＦＥＴの伝導路を前記中間ノードと前記第１のＩＧＦＥＴの制御電極間に接続する手段が、極性を決めて電流を前記中間ノードから前記制御電極へ導くダイオードを含むことを特徴とする請求の範囲第１項記載の誘導負荷ダンプ回路。
１０．前記単向性伝導手段が、ゲートをドレインに接続したダイオードのように機能するために接続されたＩＧＦＥＴを含むことを特徴とする請求の範囲第８項記載の誘導負荷ダンプ回路。
１１．前記単向性伝導手段が、前記中間ノードと前記第２のＩＧＦＥＴのソース間に接続されることを特徴とする請求の範囲第１０項記載の誘導負荷ダンプ回路。
１２．前記単向性伝導手段が、前記第２のＩＧＦＥＴのドレインと前記第１のＩＧＦＥＴの制御電極間に接続されることを特徴とする請求の範囲第１０項記載の誘導負荷ダンプ回路。
１３．前記ゲートをドレインに接続したＩＧＦＥＴが第２のＩＧＦＥＴと同一の伝導形であることを特徴とする請求の範囲第１０項記載の誘導負荷ダンプ回路。
１４．前記ゲートをドレインに接続したＩＧＦＥＴが第１のＩＧＦＥＴと同一の伝導形であることを特徴とする請求の範囲第１０項記載の誘導負荷ダンプ回路。
１５．動作電位を印加する第１および第２の電源端子；各々が伝導路および制御電極の端部を規定するソース電極とドレイン電極を有する第１，第２および第３の絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴｓ）；誘導負荷装置；前記第１のＩＧＦＥＴのソースを前記第１の電源端子へ接続し前記第１のＩＧＦＥＴのドレインを中間ノードへ接続する手段；前記負荷装置を前記中間ノードと前記第２の電源端子間に接続する手段；ターンオン信号を前記第１のＩＧＦＥＴの制御電極へ選択的に印加する手段；前記第２のＩＧＦＥＴのソースを前記中間ノードへ接続しそのドレインを前記第１のＩＧＦＥＴの制御電極へ接続する手段；前記第３のＩＧＦＥＴの伝導路を前記第１のＩＧＦＥＴの制御電極と前記第１の電源端子間に接続する手段、前記第３のＩＧＦＥＴが使用可能時に前記第１のＩＧＦＥＴをターンオフさせるのに役立つ構成；および固定制御電位を前記第２のＩＧＦＥＴの制御電極へ印加して、前記中間電位における電位が前記固定制御電位を超えるまで前記第２のＩＧＦＥＴのターンオフを抑制する手段から成ることを特徴とする誘導負荷ダンプ回路。
１６．第２のＩＧＦＥＴのソースを前記中間ノードへ接続しそのドレインを前記第１のＩＧＦＥＴの制御電極へ接続する手段が、極性を決めて通常の電流を前記中間ノードから前記第２のＩＧＦＥＴの伝導路を経て前記第１のＩＧＦＥＴの制御電極へ導き、逆向きの電流を遮断する単向性伝導手段を含むことを特徴とする請求の範囲第１５項記載の誘導負荷ダンプ回路。
１７．前記第２のＩＧＦＥＴが基板を有し、該第２のＩＧＦＥＴの基板がそのソース電極へ接続される請求の範囲第１６項記載の誘導負荷ダンプ回路。
１８．前記固定制御電位が前記第２の電源端子へ印加される電位であることを特徴とする請求の範囲第１５項記載の誘導負荷ダンプ回路。
１９．ターンオン信号を前記第１のＩＧＦＥＴの制御電極へ選択的に印加する前記手段が、伝導路を前記第１のＩＧＦＥＴの制御電極と第３の電源端子間に接続させて、それに前記第２の電源端子に印加する電圧より大きい振幅の電位を印加する第４のＩＧＦＥＴを含むことを特徴とする請求の範囲第１６項記載の誘導負荷ダンプ回路。
２０．所定のターンオン状態に対する前記第２のＩＧＦＥＴの伝導路のインピーダンスが同様の状態に対する前記第３のＩＧＦＥＴの伝導路のインピーダンスより小さいことを特徴とする請求の範囲第１５項記載の誘導負荷ダンプ回路。
２１．前記第３のＩＧＦＥＴの伝導路のインピーダンスが、前記第２のＩＧＦＥＴをターンオンして伝導性にしたときに、前記第３のＩＧＦＥＴの伝導路間に生じる電圧が第１のＩＧＦＥＴのしきい電圧に少なくとも等しいインピーダンスであることを特徴とする請求の範囲第１５項記載の誘導負荷ダンプ回路。
２２．前記単向性伝導手段が、ダイオードの如く機能するように接続された第５のＩＧＦＥＴであることを特徴とする請求の範囲第１９項記載の誘導負荷ダンプ回路。