JPH0750576A - カウンタおよび／または分周装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 任意のカウント動作または分周比を低コスト
及び低雑音で達成する。 【構成】 補助カウンタ回路１、２の少なくとも一部分
の一つのフリップフロップのデータ出力端子からの信号
を各論理素子１０、１１においてＡＮＤ関数に従って合
成し、得られた各合成信号をリセット信号として補助カ
ウンタ回路の少なくとも一つに供給してこの補助カウン
タ回路を初期状態に調整し、得られた合成信号の少なく
とも一つから出力信号を形成する。全補助カウンタ回路
のフリップフロップの総数の積を所定の最大カウントま
たは分周比より大きいかこれに等しく選択し、これらの
総数は共通（公）素因数を有しないように決定し、論理
素子に接続された補助カウンタ回路のフリップフロップ
のデータ出力端子を、前記出力信号が所定の最大カウン
トまたは分周比を示すように選択する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、少なくとも２個の補助
カウンタ回路を具え、各補助カウンタ回路がデータ入力
端子および出力端子を縦続接続してなる複数のフリップ
フロップを具えているとともに全ての補助カウンタ回路
が共通クロック信号を受信し、且つ少なくとも一つの論
理素子も具えているカウンタおよび／または分周装置に
関するものである。

【０００２】

【従来の技術】ドイツ国特許出願Ｐ４２１４６１２．７
号に、３個の分周回路を具え、それらのクロック入力端
子を分周すべきクロック信号供給端子に一緒に接続して
なる装置が記載されている。各分周回路はフリップフロ
ップの縦続接続を具える。各縦続接続の最終フリップフ
ロップの出力端子をＡＮＤゲートの各別の入力端子に接
続する。これらフリップフロップの出力端子の信号か
ら、ＡＮＤゲートがＡＮＤ機能を実行して周波数分周出
力信号を形成し、この出力信号は個々の分周回路の分周
比の最小公倍数の原理にしたがって決まる。従って、得
られる分周比は個々の分周回路の分周比の積になる。個
々の分周回路の分周比は共通（公）素因数を示してはな
らない。

【０００３】このドイツ国特許出願Ｐ４２１４６１２．
７号に記載されている装置では、適切な妨害抑圧が達成
され、これは、個々の分周回路の構成にあり、各分周回
路では少数回の相互補償スイッチング動作が同時に行わ
れるだけであり、また常に少なくともほぼ同数のスイッ
チング動作が行われるためである。しかし、このような
構成で達成できる分周比は個々の分周回路の分周比の最
小公倍数により形成しうる値に制限される。大きな素数
に対応する周波数分周比またはこのような大きな素数を
含む周波数分周比を実現するには上述の装置は使用でき
ず、また許容し得ない費用を要する。

【０００４】

【発明が解決しようとする課題】本発明の目的は、極め
てわずかなスイッチング妨害を生ずるだけである構成を
維持しながら、且つ余分な費用を必要とすること無く、
任意のカウント動作または分周比を達成しうる上述した
種類のカウンタおよび／または分周装置を提供すること
にある。

【０００５】

【課題を解決するための手段】この目的を達成するため
に、本発明は上述した種類のカウンタおよび／または分
周装置において、前記補助カウンタ回路の少なくとも一
部分の一つのフリップフロップのデータ出力端子からの
信号を各論理素子においてＡＮＤ関数にしたがって合成
して関連する合成信号を形成し、得られた各合成信号を
リセット信号として前記補助カウンタ回路の少なくとも
一つに供給してこの補助カウンタ回路を初期状態に調整
し、得られた合成信号の少なくとも一つから出力信号を
形成するよう構成し、且つ全補助カウンタ回路のフリッ
プフロップの総数の積を所定の最大カウントまたは分周
比より大きいかこれに等しく選択し、これらの総数は公
素因数を有しないように決定し、論理素子に接続された
補助カウンタ回路のフリップフロップのデータ出力端子
を、前記出力信号が所定の最大カウントまたは分周比を
示すように選択してあることを特徴とする。

【０００６】本発明のカウンタおよび／または分周装置
は、前記ドイツ国特許出願Ｐ４２１４６１２．７号に記
載されている分周回路の利点と、ランダムに選択しうる
最大カウントまたは分周比の利点とを併せ持つものであ
る。従って、周期信号を任意の整数比で分周された周波
数を有する出力信号に変換することができるとともに、
例えば非周期信号のカウントパルスをランダムに選択し
うる最大カウントまでカウントアップすることができ
る。本発明カウンタおよび／または分周装置は、個々の
補助カウンタ回路の前記の構成のために、クロック信号
の低調波の周波数の妨害の完全な抑圧が動作中に達成さ
れ、またクロック周波数の妨害も減少する。このカウン
タおよび／または分周装置のピーク電流消費もかなり減
少しこれは必要とされる電源の設計に好影響を与える。
前記ドイツ国特許出願に記載されたカウント方法と比較
して、本発明では、常に個々の補助カウンタ回路の瞬時
カウントに応じて制御される互いに異なるモジュラスを
有する少なくとも２個の補助カウンタ回路を使用し、最
大カウントまたは分周比の無制限の選択が可能になる。
このようなモジュラスの制御は、一つの補助カウンタ回
路を所定の自身のカウントに応答してリセットするとと
もに他の補助カウンタ回路の所定のカウントに応答して
リセットする（その周期時間の低減に対応）ことにより
達成される。達成すべき最大カウントまたは分周比はこ
の周期時間の低減の選択により決定することができる。

【０００７】本発明カウンタおよび／または分周装置の
第１の実施例は、２つの補助カウンタ回路と２つの２入
力論理素子を具え、各論理素子の２つの入力端子が各別
の補助カウンタ回路の一つのフリップフロップのデータ
出力端子に接続され、且つそれぞれの論理素子の合成信
号がそれぞれの補助カウンタ回路にリセット信号として
供給されるように構成されていることを特徴とする。

【０００８】本発明カウンタおよび／または分周装置の
他の実施例では、少なくとも２つの補助カウンタ回路と
１つの論理素子を備え、各補助カウンタ回路の一つのフ
リップフロップのデータ出力端子がこの論理素子の各別
の入力端子に接続され、且つこの論理素子の合成信号が
全ての補助カウンタ回路に共通のリセット信号として供
給されるように構成されていることを特徴とする。

【０００９】従って、本発明カウンタおよび／または分
周装置の前記第１の実施例では、各補助カウンタ回路は
２つの補助カウンタ回路のカウントの所定の組み合わせ
で初期状態にリセットされる。これがため、所望の最大
カウントまたは分周比は２つのセグメントに分けられ、
これらセグメントの長さは論理素子の入力端子に接続す
べきフリップフロップのデータ出力端子の選択により決
まる。各セグメントの長さは、データ出力端子を各別の
論理素子に接続するフリップフロップの選択にしたがっ
て、論理素子がこのフリップフロップのデータ出力によ
り駆動されるまでの補助カウンタ回路のカウント通過回
数と幾つかの追加のカウントステップとに分けられる。
従って、データ出力端子を論理素子に接続するフリップ
フロップの選択により任意の所望の最大カウントまたは
分周比の実現を可能にする十分な自由度が提供される。

【００１０】本発明カウンタおよび／または分周装置の
前記の他の実施例では、少なくとも２つの補助カウンタ
回路とただ１つの論理素子を具え、この簡単化された構
成は設計の自由度の減少を伴うが、残りの自由度で任意
の最大カウントまたは分周比を十分に達成することがで
きる。この場合には、所望の最大カウント（または分周
比）は、一つの補助カウンタ回路のカウント通過回数＋
対応して選択されたカウントステップ数により表され
る。論理素子に接続された補助カウンタ回路の選択され
たフリップフロップのデータ出力が共通リセット信号を
トリガする通過に対しこの補助カウンタ回路の無視すべ
き通過を識別するために、前記補助カウンタ回路のこの
カウント時に他の補助カウンタ回路が到達するカウント
も論理素子で評価される。

【００１１】本発明の他の例では、少なくとも一つの追
加の論理素子を具え、その各別の入力端子が各別の補助
カウンタ回路の一つのフリップフロップのデータ出力端
子に接続され、且つ全ての合成信号を受信しそのうちの
一つの合成信号を共通リセット信号として全ての補助カ
ウンタ回路に供給する選択装置を具えていることを特徴
とする。

【００１２】このような構成を使用すると、数個の異な
る最大カウントまたは分周比を簡単に得ることができる
とともに、これらの最大カウントまたは分周比を切り換
えることができる。従って、切り換え可能カウンタおよ
び／または分周装置を簡単に構成することができる。

【００１３】少なくとも２つの補助カウンタ回路と１つ
の論理素子を具える本発明カウンタおよび／または分周
装置の前記実施例では、各補助カウンタ回路に対し次の
関係式； ｑｉ＝（（ｎ−１）ｍｏｄ（ｌｉ）＋１ ここで、ｉは補助カウンタ回路の番号、ｎは最大カウン
トまたは分周比、ｌｉは第ｉ番補助カウンタ回路のフリ
ップフロップの総数ｑｉは第ｉ番補助カウンタ回路の縦
続接続内の、データ出力端子を論理素子に接続するフリ
ップフロップの通し番号、ｍｏｄはモジュロ関数、を満
足するように設計するのが好ましい。

【００１４】この関係式は、個々の補助カウンタ回路の
フリップフロップの総数、即ちこれらの補助カウンタ回
路の長さは所定の最大カウントまたは分周比に対し予め
決まることを意味する。モジュロ関数は整数除算の余り
を決定する。データ出力端子を論理素子に接続するフリ
ップフロップは補助カウンタ回路のフリップフロップの
総数に基づいて決定される。本発明の他の例では、この
総数を次の関係式； ｌｉ＝ｉｎｔ（（ｎ／ｌ１・ｌ２・．．．・ｌｊ）
^1/(t-j) ） ここで、ｊ＝ｉ−１ ｔは補助カウンタ回路の数、ｉｎｔは次の低位整数に丸
める関数、に従って、 ｌ１＝ｉｎｔ（（ｎ）^1/t ） から出発して近似的に決定し、このように決定した値
を、必要に応じ、これらの値が公素因数を有しないよう
に変更し、全ての補助カウンタ回路のフリップフロップ
の総数ｌｉの積が最大カウントまたは分周比ｎより大き
いかこれに等しくなるように決定する。

【００１５】所望の最大カウントまたは分周比が与えら
れるととものに補助カウンタ回路の数が選択されれば、
上述の関係式にしたがって、これらの補助カウンタ回路
をフリップフロップの総数の決定および論理素子へ接続
すデータ出力端子の決定の２つのステップで設計するこ
とができる。この場合、最初に最大カウントまたは分周
比は本発明に従って構成すべきカウンタおよび／または
分周装置の目的の用途により決まる。しかし、補助カウ
ンタ回路の数は所定の最大カウントまたは分周比に対し
種々に選択することができる。この選択は、全回路また
は特に補助カウンタ回路に必要とされる回路が最小とな
るように行うのが有利である。必要とされる回路を推定
するために、本発明の他の実施例では、補助カウンタ回
路に必要とされる全フリップフロップの最小数ｋを（所
定の）最大カウントまたは分周比ｎから次式； ｋ＝ｉｎｔ（ｔ・（ｎ）^1/t ）＋１ にしたがって近似的に決定することができる。

【００１６】この関係式において、フリップフロップの
最少数は補助カウンタ回路の数および最大カウントまた
は分周比の関数である。この関数から、全フリップフロ
ップの最小数ｋの最小値を決定することができ、この値
に基づいて、補助カウンタ回路の数に依存する本発明カ
ウンタおよび／または分周装置の総コストの最小値を決
定することができる。この最小値、または関連する補助
カウンタ回路の数を個々の補助カウンタ回路の設計に用
いる。補助カウンタ回路の全フリップフロップの実数は
個々の補助カウンタ回路のフリップフロップの総数の和
であり、上述の関係式は設計推定用の近似式にすぎない
点に注意されたい。更に、全回路要件の決定には論理素
子も考慮する必要がある。

【００１７】本発明カウンタおよび／または分周装置
は、少なくとも一つの補助カウンタ回路が、この補助カ
ウンタ回路のフリップフロップの縦続接続の第１フリッ
プフロップに供給される信号をこの補助カウンタ回路の
所定のフリップフロップのデータ出力端子の信号に応じ
て制御する信号を形成する論理回路を具えるものとする
のが好ましい。このような論理回路は前記ドイツ国特許
出願に既に記載されており、特にカウンタおよび／また
は分周装置の動作投入時における誤動作を補正するが、
動作中の妨害も補償する。

【００１８】本発明カウンタおよび／または分周装置
は、補助カウンタ回路が対応するフリップフロップの縦
続接続および対応する論理回路を有するモジュラ構造を
有するものとするとともに、各補助カウンタ回路ごとに
リセット収集ラインおよび少なくとも一つの出力収集ラ
インを具え、各出力収集ラインは縦続接続フリップフロ
ップの一つのデータ出力端子の信号を関連する論理素子
に供給するために一つのデータ出力端子に選択的に接続
可能であり、且つリセット収集ラインは一以上のフリッ
プフロップのリセット入力端子に選択的に接続可能であ
るとともに縦続接続フリップフロップの第１フリップフ
ロップのデータ入力端子に結合され、且つ縦続接続フリ
ップフロップのデータ出力端子から種々の信号を前記論
理回路に選択的に供給しうるように構成するのが好まし
い。

【００１９】このようなモジュラ構造は、特に所定の基
本構造を有する回路配置をできるだけ簡単に種々の用途
に適応させる必要がある場合に有利である。これは、例
えばこの装置をカスタマ専用集積回路に使用する場合で
ある。この場合には種々の用途に対し、いわゆるライブ
ラリから均一な基本構造を取り出し、この基本構造を、
この基本構造に均一に設けられた回路素子間の電気的接
続を関連する所望の用途の特定の要件に応じて設定する
単一のカスタマ専用のいわゆる配線マスクを用いて所望
の用途に適応させることができる。本発明カウンタおよ
び／または分周装置では、例えば補助カウンタ回路の縦
続接続フリップフロップの総数をこのような配線マスク
により決定することができ、更に論理回路の構造、特に
この論理回路の使用入力端子数、関連する補助カウンタ
回路の縦続接続内の前記通し番号のフリップフロップ、
論理素子に接続されるそのデータ出力端子、並びに論理
素子自体の構造もこのマスクにより選択することができ
る。従って、モジュラ構造はフリップフロップの縦続接
続および関連する論理回路のみならず、例えば論理素子
も含むものとすることができる。

【００２０】本発明カウンタおよび／または分周装置は
シーケンサに使用するのに好適である。本発明は高速用
途にも好適な低雑音の経済的なシーケンサの構成に特に
好適である。本発明カウンタおよび／または分周装置の
利点は、個々のカウントを各補助カウンタ回路の選択さ
れたデータ出力の簡単な論理組み合わせにより容易にデ
コードすることができる点にある。２進カウンタおよび
デコーダを具えるカスタムシーケンサと比較して、本発
明ではフリップフロップに関するコストが２進カウンタ
に比較して増大するが、この増大は数個のカウントをデ
コードする場合でも著しく簡単になるデコーダにより補
償される。更に、本発明にしたがって構成されたシーケ
ンサは、高速用途の場合でも所謂パイプライン構成を必
要としない。例えば、２進カウンタおよびカスタムデコ
ーダを有するモジュロ５９８カウンタは４つのカウント
をデコードするのに約１５０のゲートを必要とするが、
本発明によるシーケンサは同一の用途に対したった８２
のゲートを必要とするだけである。更にパルス妨害が著
しく小さくなる利点がある。

【００２１】

【実施例】図面を参照して本発明の幾つかの実施例を説
明する。図１はカウンタおよび／または分周装置の形態
の本発明の第１の実施例を示し、この装置は２個の補助
カウンタ回路１、２およびＡＮＤゲートとして形成され
た２個の論理素子１０、１１を具える。各カウンタ回路
１、２はクロック信号用入力端子２０、２１を具え、両
入力端子２０、２１は共通クロック信号入力端子２２か
ら共通クロック信号を受信する。共通クロック信号は、
その周波数を所定の分周比で分周すべき入力信号、また
はパルス、信号縁等を所定の最大カウントまでカウント
すべき入力信号として作用する。このクロック信号は周
期信号でも非周期信号でもよい。各補助カウンタ回路
１、２はリセット信号を受信するリセット入力端子３
０、３１も具え、これにより関連する補助カウンタ回路
を好ましくはゼロカウントに対応する初期状態にセット
することがえきる。

【００２２】図１に示す補助カウンタ回路１、２の各々
は、それらの入力端子および出力端子が縦続接続された
所定総数のフリップフロップを具える。各補助カウンタ
回路１、２の２つの選択したフリップフロップのデータ
出力端子がそれぞれのカウンタ回路の２つの制御出力端
子４０、４１および４２、４３を構成する。第１補助カ
ウンタ回路１の第１制御出力端子４０を第１論理素子１
０の第１入力端子５０に接続し、第１補助カウンタ回路
１の第２制御出力端子４１を第２論理素子１１の第１入
力端子５２に接続するとともに、第２補助カウンタ回路
２の第１制御出力端子４２を第２論理素子１１の第２入
力端子５３に接続し、第２補助カウンタ回路２の第２制
御出力端子４３を第１論理素子１０の第２入力端子５１
に接続する。第１論理素子１０の出力端子６０を第１補
助カウンタ回路１のリセット入力端子３０に接続し、第
２論理素子１１の出力端子６１を第２補助カウンタ回路
２のリセット入力端子３１に接続する。更に、２つの出
力端子７０、７１を論理素子１０、１１の出力端子６
０、６１にそれぞれ接続し、これら出力端子から、入力
信号を構成するクロック信号端子２２のクロック信号に
対し図１の回路配置の所定の最大カウントまたは所定の
分周比にしたがって分周された出力信号が出力される。
論理素子１０、１１により合成される補助カウンタ回路
１および２の異なる制御出力４０、４３および４１、４
２に従って、出力端子７０および７１の分周された出力
信号中に互いにずれた瞬時にパルスが発生する。

【００２３】図１に示す回路配置では、両補助カウンタ
回路１、２が共通クロック信号端子２２を経て供給され
る共通クロック信号により同期してクロックされる。ド
イツ国特許出願Ｐ４２１４６１２．７に詳細に記載され
ているように、クロック信号の一周期の長さを有するパ
ルスが補助カウンタ回路１、２の各々のフリップフロッ
プの縦続接続内を周期的に循環するため、両補助カウン
タ回路１、２はそれらの縦続接続に含まれるフリップフ
ロップの総数に応じて周期的にカウントする。従って、
補助カウンタ回路は非反転帰還で動作させるのが好まし
い。

【００２４】制御出力端子４０、４１および４２、４３
の位置に応じて、クロック信号の所定数の周期にフリッ
プフロップの対応するデータ出力端子から信号が現れ、
これらの信号を以後制御信号と言う。これらの制御信号
は論理素子１０および１１で合成されて出力端子６０お
よび６１に合成信号を発生する。第１論理素子１０の出
力端子６０の合成信号をリセット信号として第１補助カ
ウンタ回路１のリセット入力端子３０に供給するととも
に、第２論理素子１１の出力端子６１の合成信号を第２
補助カウンタ回路２のリセット入力端子３１に供給す
る。リセット信号は補助カウンタ回路１、２を同一の初
期状態（パルスが縦続接続の全フリップフロップを一巡
したのち、即ち一カウントサイクルまたはモジュラス後
に到達する状態）に調整する。これがため、第２補助カ
ウンタ回路２の第２制御出力端子４３からの制御信号が
第１論理素子１０の第２入力端子５１を経て、第１補助
カウンタ回路１の第１制御出力端子４０からそのリセッ
ト入力端子への信号路をエネーブルするとき、第１補助
カウンタ回路１を第１制御出力端子４０に接続されたフ
リップフロップにより決まるカウントから初期状態にあ
らかじめリセットすることができる。従って第１制御出
力端子４０は第１補助カウンタ回路１の短縮モジュラス
に対応する。同じことが第２補助カウンタ回路２の第１
制御出力端子４２についても言える。補助カウンタ回路
１および２の第２制御出力端子４１および４３は、関連
する他方の補助カウンタ回路２または１のカウント周
期、即ち短縮モジュラスがエネーブルされる瞬時を決定
する。

【００２５】このようなカウンタおよび／または分周装
置の設計においては、最初に第１補助カウンタ回路１の
第１制御出力端子４０にデータ出力端子を接続するフリ
ップフロップの通し番号Ｑａを決定するとともに、第２
補助カウンタ回路２の第１制御出力端子４２にデータ出
力端子を接続するフリップフロップの通し番号Ｑｃを決
定する。この通し番号は、所定の最大カウントまたは分
周比ｎおよび補助カウンタ回路１および２のフリップフ
ロップの所定の総数から、次の関係式にしたがって決定
する。 Ｑａ＝（（ｎ−１）ｍｏｄ（１ａ））＋１ Ｑｃ＝（（ｎ−１）ｍｏｄ（１ｂ））＋１ ここで、補助カウンタ回路１、２のフリップフロップの
総数１ａ，１ｂは公素因数を有しないように選択すると
ともにそれらの積が最大カウントまたは分周比ｎに少な
くとも等しくなるように選択する。ＱａおよびＱｃは補
助カウンタ回路１、２の短縮モジュラスを決定する。

【００２６】次のステップにおいて、第１補助カウンタ
回路１の第２制御出力端子４１にデータ出力端子を接続
するフリップフロップの通し番号Ｑｂを選択することが
できる。このように決定された値から、第２補助カウン
タ回路２の第２制御出力端子４３にデータ出力端子を接
続するフリップフロップの通し番号Ｑｄを次式にしたが
って計算することができる。 Ｑｄ＝（（Ｑｃ−（Ｑｂ−Ｑａ）−１）ｍｏｄ（Ｑ
ｃ））＋１ 設計の一例では次の値；ｎ＝７，１ａ＝４，１ｂ＝５，
Ｑａ＝３，Ｑｂ＝１，Ｑｃ＝２，Ｑｄ＝２；が得られ
る。

【００２７】図２は本発明の思想の簡単化に基づく本発
明によるカウンタおよび／または分周装置の他の実施例
を示す。このカウンタおよび／または分周装置は３個の
補助カウンタ回路１、２、３を具えるとともに、補助カ
ウンタ回路１、２、３の各々に対する入力端子５４、５
５、５６を有する、同様にＡＮＤゲートとして構成され
た１個の論理素子１２を具える。図２の実施例では、第
１制御出力４０、４２を補助カウンタ回路１、２から取
り出し論理素子１２の入力５４、５５にそれぞれ接続す
る。補助カウンタ回路１、２に対し、クロック信号入力
端子２０、２１およびリセット信号入力端子３０、３１
は図１に示すものと同一である。第３補助カウンタ回路
３もクロック信号入力端子２３、リセット信号入力端子
３２およびこのカウンタ回路から抽出される制御信号用
の第１制御出力端子４４を具える。更に、破線は、図２
のカウンタおよび／または分周装置には一つの追加の補
助カウンタ回路を付加しうることを示している。例え
ば、この追加の補助カウンタ回路の入力端子２４をクロ
ック信号入力端子２２に接続し、この追加の補助カウン
タ回路のリセット入力端子３３を前述の補助カウンタ回
路１、２、３のリセット入力端子３０、３１、３２に接
続し、且つこの追加の補助カウンタ回路の第１制御出力
端子を論理素子１２の入力端子５７に接続することがで
きる。同様に、多数の補助カウンタ回路を、クロック信
号端子２２の追加のタップ、リセット入力端子３０、３
１、３２、３３の追加の接続枝路および論理素子１２の
追加の入力端子により付加することができる。しかし、
以下の記載は３個の補助カウンタ回路１、２、３を具え
る実施例に基づくものとする。補助カウンタ回路１、
２、３のリセット入力端子３０、３１、３２は論理素子
１２の出力端子６２に接続する。その結果、論理素子１
２により形成される合成信号が共通リセット信号として
全ての補助カウンタ回路１、２、３に供給される。図２
につき説明したように、単一の合成信号を発生させこれ
を共通リセット信号として使用することは本発明の思想
の簡単化を構成する。

【００２８】分周装置として使用する場合には、図２に
示す実施例は論理素子１２の出力端子６２に接続された
出力端子７２を具え、クロック信号端子２２に供給され
たクロック信号と比較して分周された周波数を有する合
成信号をその出力端子に出力信号として出力する。

【００２９】所定の最大カウントまたは分周比ｎを実現
する必要がある場合には、回路の設計に当たり、最初に
補助カウンタ回路の数ｔを決定する。この数ｔはカウン
タおよび／または分周装置の総コストが最小になるよう
に選択する必要がある。補助カウンタ回路１、２、３に
必要とされる全フリップフロップの最小数ｋを総コスト
の概算因子として使用することができ、この最小数は次
式にしたがって近似的に決定することができる。 ｋ＝ｉｎｔ（ｔ・（ｎ）^1/t ）＋１ 補助カウンタ回路の数ｔの関数として必要とされるこの
フリップフロップの最小数ｋは最小値を示し、数ｔに関
連するこの値を回路の設計の出発値として用いることが
できる。論理素子１２のコストも補助カウンタ回路の数
ｔとともに増大する点に注意されたい。

【００３０】回路設計の次のステップでは、補助カウン
タ回路のフリップフロップの総数ｌｉを個々に決定す
る。第１補助カウンタ回路１のフリップフロップの総数
ｌ１は次式にしたがって得られる。 ｌ１＝ｉｎｔ（（ｎ）^1/t ） 次の（第２）補助カウンタ回路２の総数ｌ２は次式にし
たがって計算される。 ｌ２＝ｉｎｔ（（ｎ／ｌ１）^1/(t-1) ） 上述のように計算される総数ｌ１，ｌ２，....に基づい
て、第ｉ番の補助カウンタ回路の総数ｌｉは次式から計
算される。 ｌｉ＝ｉｎｔ（（ｎ／（ｌ１・ｌ２・．．．・ｌｊ））
^1/(t-1) ） ここで、ｊ＝ｉ−１であり、ｉｎｔは次の低位整数に丸
める関数である。

【００３１】最後のステップでは、個々の補助カウンタ
回路１、２、３のフリップフロップの総数ｌｉから、個
々の補助カウンタ回路１、２、３の縦続接続フリップロ
ップのうち、論理素子にデータ出力端子を接続するフリ
ップフロップの通し番号、即ち制御出力端子４０、４２
または４４の割当を決定することができる。この通し番
号ｑｉは次のように決定される。 ｑｉ＝（（ｎ−１）ｍｏｄ（１ｉ）＋１ ここで、ｍｏｄはモジュロ関数である。このようにし
て、本発明によるカウンタおよび／または分周装置の構
成に必要な総ての特性データが所望の最大カウントまた
は分周比に対し計算される。

【００３２】設計の一例では、分周比がｎ＝７３の場合
には、ｔ＝４に対しフリップフロップの最小数ｋの最小
値はｋ＝１２になる。これから、上述の関係式にしたが
った計算により、 ｌ１＝２、ｌ２＝３、ｌ３＝３およびｌ４＝４ が得られる。これから、総数ｌｉの公素因数を避けると
ともに全てのｌｉの積を少なくとも所定の最大カウント
または分周比ｎに等しくする必要があるという条件を満
足させるために、次の値を選択する。 ｌ１＝２、ｌ２＝３、ｌ３＝５、ｌ４＝７ この場合にはフリップフロップの実際の数は１７にな
り、補助カウンタ回路の制御出力端子を構成するデータ
出力端子を有するフリップフロップの通し番号は次の通
りになる。 ｑ１＝１，ｑ２＝１，ｑ３＝３，ｑ４＝３

【００３３】図３は、図２のカウンタおよび／または分
周装置の他の実施例を示し、本例では種々の最大カウン
トまたは分周比の切り換えが可能である。この目的のた
めに、図３の実施例は図１に示す補助カウンタ回路に対
応する２つの補助カウンタ回路１、２を具えるが、これ
らカウンタ回路は第３制御出力端子４５、４６も具え
る。図３内の他の対応する素子は図１、２に使用した符
号で示してある。

【００３４】図３に示す実施例の回路配置は、第１入力
端子５８が第１補助カウンタ回路１の第３制御出力端子
４５に接続され且つ第２入力端子５９が第２補助カウン
タ回路２の第３制御出力端子４６に接続された第３論理
素子１３を具える。この第３論理素子１３もＡＮＤゲー
トとして構成する。その出力端子６３を、第１入力端子
８１が第１論理素子１０の出力端子６０に接続され、第
２入力端子８２が第２論理素子１１の出力端子６１に接
続された選択装置８０の第３入力端子８３に接続する。
選択装置８０の出力端子８４を補助カウンタ回路１、２
の相互接続リセット入力端子３０、３１に接続するとと
もに分周された信号（出力信号）の出力端子７２に接続
する。選択装置８０は入力端子８１、８２、８３の一つ
を選択的に出力端子８４に接続しうるマルチプレクサと
して構成するのが好ましい。これにより論理素子１０、
１１、１３の一つのみが選択され、従ってこれら素子の
配線により決まる種々の最大カウントまたは分周比の一
つのみが選択される。選択装置８０はスイッチング入力
端子８５、８６から供給されるスイッチング信号により
所望のスイッチング状態にスイッチすることができる。
従って、図３に示す回路配置は２つの補助カウンタ回路
のみを具える図２の回路配置に対応する。原理的には、
単一の２入力論理素子を設け、各入力端子にそれぞれの
選択装置を経て制御出力端子４０、４１、４５および４
２、４３、４６からの信号を供給するようにすることも
できる。しかし、この場合には選択装置に必要とされる
回路が論理素子に必要とされる回路より大きくなるた
め、図３に示す構成のほうがコストが低くなる。

【００３５】図４はモジュラ構成用に使用しうる補助カ
ウンタ回路の一実施例の構成を示す。ここでは図１−３
の第１補助カウンタ回路１を例示し、同一の素子は同一
の符号で示す。図４の補助カウンタ回路１は総数ｌ１＝
４のフリップフロップ９０、９１、９２、９３を具え、
これらのフリップフロップはそれらのデータ入力端子９
４、９５、９６、９７およびそれらのデータ出力端子９
８、９９、１００、１０１が縦続接続されている。フリ
ップフロップ９０−９３はＤ型フリップフロップが好ま
しく、それらのクロック入力端子をクロック信号用入力
端子２０に一緒に接続する。論理回路１１５の入力端子
１１１、１１２、１１３および１１４をデータ出力端子
９８、９９、１００とデータ入力端子９５、９６、９７
との接続点およびデータ出力端子１０１に、選択的に設
定しうる接続部（ブリッジ）１０２、１０３および１０
４を経て接続することができる。図示の例では、論理回
路１１５の第１、第２および第４入力端子１１１、１１
２および１１４への接続部１０２、１０３および１０４
が設定され、その結果として、論理回路１１５において
第１、第２および第４フリップフロップ９０、９１およ
び９３のデータ出力端子９８、９９、１０１からの信号
が合成されるが、論理回路１１５の第３入力端子１１３
は接続されないため第３フリップフロップ９２のデータ
出力端子１００からの信号は合成されない。前記ドイツ
国特許出願Ｐ４２１４６１２．７号に詳細に記載されて
いるように、接続部１０２、１０３および１０４は異な
る位置に設定することができる。

【００３６】縦続接続の第１フリップフロップ９０を除
いて、総てのフリップフロップ９１、９２、９３はリセ
ット入力端子を具える。このリセット入力端子は、使用
するフリップフロップのタイプに応じて、エネーブル入
力端子と言うこともできる。これは、この入力端子に供
給される信号はフリップフロップを、そのタイプに応じ
て、初期状態にリセットするか、或いはその後のスイッ
チング動作を阻止するからである。図４では、これらの
リセット入力端子を１２０、１２１、１２２で示してあ
る。この点についての詳細は前記ドイツ国特許出願に示
されている。この出願にはフリップフロップ９０、９
１、９２、９３の構成の一例も示されている。

【００３７】図４の回路配置内のリセット入力端子１２
０、１２１、１２２は、補助カウンタ回路を初期状態に
調整するためにリセット収集ライン１２７に選択的に接
続してフリップフロップ９１−９３にリセット信号また
はエネーブル信号を受信させることができる。図４に示
す実施例では、第４フリップフロップ９３のリセット入
力端子１２２のみを接続（ブリッジ）１０５を経てリセ
ット収集ライン１２７に接続し、第２および第３フリッ
プフロップ９１、９２のリセット入力端子１２０、１２
１はリセット収集ライン１２７に接続しない。

【００３８】データ出力端子９８−１０１の各々からの
信号を端子１２３、１２４、１２５、１２６にそれぞれ
出力させ、これらの信号を制御出力端子４０、４１また
は４５に選択的に供給することができる。論理回路１１
５は、第１フリップフロップ９０のデータ入力端子９４
に供給される入力信号を入力端子１１１−１１４の信号
に応じて制御する信号を供給する出力端子１１６も具え
る。グループ１１７を構成するように組み合わされた図
４につき述べた素子は前記ドイツ国特許出願に概略記載
されている。これらの素子を補助カウンタ回路モジュー
ルを構成するようにグループ化することができる。

【００３９】しかし、このような補助カウンタ回路モジ
ュールに下記の追加の素子を設けて全カウンタおよび／
または分周装置に対する構造の簡単化を達成することも
できる。図４に示す実施例では、補助カウンタ回路１の
リセット入力端子３０をＯＲゲート１３１の第１入力端
子１３０に接続するとともにインバータ１４１の入力端
子１４０に接続する。ＯＲゲート１３１の第２入力端子
１３２を論理回路１１５の出力端子１１６に接続し、こ
のゲートの出力端子１３３を第１フリップフロップ９０
のデータ入力端子９４に接続する。インバータ１４１の
出力端子１４２をリセット収集ライン１２７に接続す
る。前記ドイツ国特許出願に記載されているように、論
理回路１１５がＯＲゲート１３１を経て第１フリップフ
ロップ９０のデータ入力端子９４に信号を供給するた
め、４つのフリップフロップ９０−９３の縦続接続は循
環シフトレジスタとして動作するとともに、不正スイッ
チング状態が補正される。各カウントサイクルの開始時
に、論理回路１１５が出力端子１１６およびＯＲゲート
１３１を経て新たなパルスをフリップフロップ９０−９
３の縦続接続に供給し、このパルスがクロック信号の順
次の周期に応答してこの縦続接続内を走行する。この新
パルスは第１フリップフロップ９０のデータ入力端子９
４に供給されるため、補助カウンタ回路は初期状態にな
る。この初期状態は入力端子３０およびＯＲゲート１３
１を経て外部から供給されるリセット信号によっても得
られ、このリセット信号がインバータ１４１を経て（必
要に応じ）第２−第４フリップフロップ９１−９３も制
御するためこの初期状態は正しい状態になる。

【００４０】図４に示す実施例では、補助カウンタ回路
１の制御出力端子４０、４１、４５をそれぞれの出力収
集ライン１５０、１５１、１５５に接続する。これらの
出力収集ライン１５０、１５１、１５５は接続部１０
６、１０７、１０８（例えば集積回路として製造する場
合には配線マスク内のブリッジ）を経て、関連する用途
に応じて、端子１２３−１２６に選択的に接続すること
ができ、また出力収集ライン１５０、１５１、１５５の
１つまたは２つだけを各別の端子１２３−１２６に接続
することもできる。接続部１０２−１０８は同一の製造
工程で形成するのが好ましい。

【００４１】図４に示す補助カウンタ回路の実施例は図
１−３に示す補助カウンタ回路の代わりに直接挿入する
ことができ、各々の所要数の制御出力端子４０−４６は
図４に設けられた出力収集ライン１５０、１５１または
１５５の適切な接続により容易に得られる。この場合に
は、図４の補助カウンタ回路の実施例の端子２０、３
０、４０、４１、４５の代わりに、第２および第３補助
カウンタ回路２および３の対応する端子を割り当て、接
続する必要がある。

【００４２】本発明の思想は、関連する電源から極めて
小さなピーク電流を有する均等な電流消費を示す構成の
カウンタおよび／または分周装置を提供する。高い周波
数のクロック信号を用いる用途の場合でも、所謂パイプ
ライン構成を必要としない。本発明に従って構成された
カウンタ装置は任意のカウントの極めて簡単なデコーデ
ィングが可能になる。特に、補助カウンタ回路全体のモ
ジュラ構成のみならず、補助カウンタ回路の個々の素子
の配置も、半導体製造に対するライブラリから導出しう
るセルからなる”レイアウト”にすることができる。従
って、種々の総数のフリップフロップを有する補助カウ
ンタ回路モジュールをこのようなセルのライブラリから
極めて簡単に構成することができ、また完成した補助カ
ウンタ回路モジュールを、簡単に適応させることができ
るマスクを用いて、種々の要件、即ちフリップフロップ
の異なる総数に適応させることもできる。このことは、
補助カウンタ回路モジュールに対し異なる数のフリップ
フロップを半導体本上に設け、これらのフリップフロッ
プから、必要に応じ、実際に実現すべき補助カウンタ回
路のために異なる総数のフリップフロップを配線マスク
により選択することができることを意味する。これらの
補助カウンタ回路モジュールは容易に変更しうる接続部
（ブリッジ）により特に簡単に調整することができる。
こうして、レイアウトの形成において著しいコストの低
減が達成されるとともに、電子回路の設計において著し
い時間の節約が得られる。更に、こうして形成されるレ
イアウトは簡単且つ明確に構成される。更に、この種の
レイアウトは容易に補正および変更することができ、従
って関連する要件に容易に適応させることができる。従
って、複雑な装置、例えばシーケンサも明確なレイアウ
トを有するものとすることができる。特に、シーケンサ
の設計に対しては、論理回路に関し強い減縮が達成され
るため、半導体本体の表面積の節約が得られるとともに
回路配置の電流消費の減少が得られる。更に、本発明の
カウンタおよび／または分周装置は、例えばＣＭＯＳ回
路、バイポーラ回路等の総ての既知の製造方法により製
造することができる。

【図面の簡単な説明】

【図１】２つの補助カウンタ回路および２つの論理素子
を具える本発明カウンタおよび／または分周装置の一実
施例を示す図である。

【図２】１つの論理素子および３個以上の補助カウンタ
回路を具える本発明カウンタおよび／または分周装置の
他の実施例を示す図である。

【図３】２個の補助カウンタ回路および数個の論理素子
を具え、これらの論理素子を経て補助カウンタ回路を選
択的にリセットしうるようにした本発明カウンタおよび
／または分周装置の実施例を示す図である。

【図４】補助カウンタ回路のモジュラ構造を示す図であ
る。

【符号の説明】

１、２、３ 補助カウンタ回路 １０、１１、１２、１３ 論理素子（ＡＮＤゲート） ２０、２１、２３ クロック入力端子 ２２ クロック信号端子 ３０、３１、３２ リセット入力端子 ４０−４６ 制御出力端子 ７０、７１、７２ 出力端子 ８０ 選択装置

Claims (10)

【特許請求の範囲】
1. 【請求項１】 少なくとも２個の補助カウンタ回路を具
   え、各補助カウンタ回路がデータ入力および出力端子を
   縦続接続してなる総数（ｌｉ）のフリップフロップを具
   えているとともに全ての補助カウンタ回路が共通クロッ
   ク信号を受信し、且つ少なくとも一つの論理素子も具え
   ているカウンタおよび／または分周装置において、前記
   補助カウンタ回路の少なくとも一部分の一つのフリップ
   フロップのデータ出力端子からの信号を各論理素子にお
   いてＡＮＤ関数にしたがって合成して関連する合成信号
   を形成し、得られた各合成信号をリセット信号として前
   記補助カウンタ回路の少なくとも一つに供給してこの補
   助カウンタ回路を初期状態に調整し、得られた合成信号
   の少なくとも一つから出力信号を形成するよう構成し、
   且つ全補助カウンタ回路のフリップフロップの総数の積
   を所定の最大カウントまたは分周比より大きいかこれに
   等しく選択し、これらの総数は共通（公）素因数を有し
   ないように決定し、論理素子に接続された補助カウンタ
   回路のフリップフロップのデータ出力端子を、前記出力
   信号が所定の最大カウントまたは分周比を示すように選
   択してあることを特徴とするカウンタおよび／または分
   周装置。
2. 【請求項２】 ２つの補助カウンタ回路と２つの２入力
   論理素子を具え、各論理素子の２つの入力端子が各別の
   補助カウンタ回路の一つのフリップロップのデータ出力
   端子に接続され、且つそれぞれの論理素子の合成信号が
   それぞれの補助カウンタ回路にリセット信号として供給
   されるように構成されていることを特徴とする請求項１
   記載のカウンタおよび／または分周装置。
3. 【請求項３】 少なくとも２つの補助カウンタ回路と１
   つの論理素子を備え、各補助カウンタ回路の一つのフリ
   ップフロップのデータ出力端子がこの論理素子の各別の
   入力端子に接続され、且つこの論理素子の合成信号が全
   ての補助カウンタ回路に共通のリセット信号として供給
   されるように構成されていることを特徴とする請求項１
   記載のカウンタおよび／または分周装置。
4. 【請求項４】 少なくとも一つの追加の論理素子を具
   え、その各別の入力端子が各別の補助カウンタ回路の一
   つのフリップフロップのデータ出力端子に接続され、且
   つ全ての合成信号を受信しそのうちの一つの合成信号を
   共通リセット信号として全ての補助カウンタ回路に供給
   する選択装置を具えていることを特徴とする請求項３記
   載のカウンタおよび／または分周装置。
5. 【請求項５】 各補助カウンタ回路に対し次の関係； ｑｉ＝（（ｎ−１）ｍｏｄ（ｌｉ）＋１ ここで、ｉは補助カウンタ回路の番号、 ｎは最大カウントまたは分周比、 ｌｉは第ｉ番補助カウンタ回路のフリップフロップの総
   数 ｑｉは論理素子にデータ出力端子を接続する第ｉ番補助
   カウンタ回路の縦続接続内のフリップフロップの通し番
   号、 ｍｏｄはモジュロ関数、 を満足するように設計されていることを特徴とする請求
   項３または４記載のカウンタおよび／または分周装置。
6. 【請求項６】 補助カウンタ回路のフリップフロップの
   総数ｌｉを次の関係式； ｌｉ＝ｉｎｔ（（ｎ／ｌ１・ｌ２・．．．・ｌｊ）
   ^1/(t-j) ） ここで、ｊ＝ｉ−１ ｔは補助カウンタ回路の数、 ｉｎｔは次の低位整数に丸める関数、 に従って、 ｌ１＝ｉｎｔ（（ｎ）^1/t ） から出発して近似的に決定し、このように決定した値
   を、必要に応じ、これらの値が公素因数を有しないよう
   に変更し、全ての補助カウンタ回路のフリップフロップ
   の総数ｌｉの積が最大カウントまたは分周比ｎより大き
   いかこれに等しくなるように決定することを特徴とする
   請求項３−５のいずれかに記載のカウンタおよび／また
   は分周装置。
7. 【請求項７】 補助カウンタ回路に必要とされる全フリ
   ップフロップの最小数ｋを（所定の）最大カウントまた
   は分周比ｎから次式； ｋ＝ｉｎｔ（ｔ・（ｎ）^1/t ）＋１ にしたがって近似的に決定することを特徴とする請求項
   ３−６のいずれかに記載のカウンタおよび／または分周
   装置。
8. 【請求項８】 少なくとも一つの補助カウンタ回路が、
   この補助カウンタ回路の縦続接続フリップフロップの第
   １フリップフロップに供給される信号をこの補助カウン
   タ回路の所定のフリップフロップのデータ出力端子の信
   号に応じて制御する信号を形成する論理回路を具えてい
   ることを特徴とする請求項１−７のいずれかに記載のカ
   ウンタおよび／または分周装置。
9. 【請求項９】 補助カウンタ回路が対応するフリップフ
   ロップの縦続接続および対応する論理回路を有するモジ
   ュラ構造を有し、各補助カウンタ回路ごとにリセット収
   集ラインおよび少なくとも一つの出力収集ラインを具
   え、各出力収集ラインは縦続接続フリップフロップの一
   つのデータ出力端子の信号を関連する論理素子に供給す
   るために一つのデータ出力端子に選択的に接続可能であ
   り、且つリセット収集ラインは一以上のフリップフロッ
   プのリセット入力端子に選択的に接続可能であるととも
   に縦続接続フリップフロップの第１フリップフロップの
   データ入力端子に結合され、且つ縦続接続フリップフロ
   ップのデータ出力端子から種々の信号を前記論理回路に
   選択的に供給しうるように構成されていることを特徴と
   する請求項１−８のいずれかに記載のカウンタおよび／
   または分周装置。
10. 【請求項１０】 請求項１−９のいずれかに記載のカウ
    ンタおよび／または分周装置を具えることを特徴とする
    シーケンサ。