KR100613048B1 - 플렉시블 카운터 - Google Patents

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Abstract

본 발명은 주기를 용이하게 가변시킬 수 있는 플렉시블 카운터에 관한 것으로, 클럭을 발생시키는 클럭발생부와, 상기 클럭발생부에서 발생되는 클럭과 외부에서 입력되는 리세트신호를 입력받아 출력신호를 출력하고, 컨트롤신호에 따라 상기 출력신호의 주기를 조절하는 조정부, 상기 조정부가 주기조절을 할 수 있도록 상기 컨트롤신호를 분배하여 상기 조정부로 출력하는 멀티플렉서, 상기 출력신호를 입력받아 카운팅을 하여 서로 다른 주기를 가지는 다수의 카운팅 신호들을 출력하는 카운팅부를 포함하고, 상기 출력신호의 주기가 조절될 때, 상기 다수의 카운팅 신호들 각각의 주기가 변경되는 것을 특징으로 하여 이루어진다.
카운터

Description

플렉시블 카운터{Flexible counter}
도 1은 본 발명에 따른 플렉시블 카운터의 전체 회로도이다.
도 2a는 도 1의 클럭발생부의 회로도이다.
도 2b는 도 2a의 타이밍도이다.
도 3은 도 1의 플립플롭의 회로도이다.
도 4는 도 1의 타이밍도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
10:오실레이터 20:클럭발생부
30:멀티플렉서 40:조정부
50:카운팅부
본 발명은 주기를 용이하게 가변시킬 수 있는 플렉시블 카운터에 관한 것이 다.
일반적으로 로직회로(Logic circuit)에서는 필수적으로 클럭(Clock)과 카운터(Counter)를 사용하고 있는데, 카운터는 통상 다수개의 플립플롭(Flip-Flop)을 접속하여 구현한다.
종래의 카운터는 외부로부터 클럭을 입력받으며, 그 클럭에 따라서 플립플롭이 작동하는데, 하나의 플립플롭에서 발생된 캐리가 후단으로 전해지면 후단의 플립플롭이 카운트를 하는데, 출력되는 신호의 주기가 고정되어 있다.
전술한 종래의 카운터는 입력주기가 이미 고정되어 결정되는 방식으로 되어 있기 때문에 카운터자체에서 해당 입력주기를 변경시키기가 어려웠다. 따라서 종래의 카운터에서 해당 입력주기를 변경하고자 할 경우에는 딜레이 체인을 사용한다거나 혹은 요구되는 주기를 카운터를 복수개 운용하는 등의 방법을 이용함으로써, 회로의 신뢰성이 저하될 우려가 있으며, 유사한 회로의 중첩구성에 의한 경제적, 시간적 손실이 발생하는 문제점이 있었다.
전술한 문제점을 해결하기 위하여 본 발명에 따른 플렉시블 카운터는, 하나의 카운터에 의하여 여러 가지 입력주기를 구현하여 서로 다른 타이밍 카운터를 요구하는 회로 등에 다양하게 적용시킬 수 있는 플렉시블 카운터를 제공하는데 목적이 있다.
상기 목적을 달성하기 위하여 본 발명에 따른 플렉시블 카운터는, 클럭을 발생시키는 클럭발생부와, 상기 클럭발생부에서 발생되는 클럭과 외부에서 입력되는 리세트신호를 입력받아 출력신호를 출력하고, 컨트롤신호에 따라 상기 출력신호의 주기를 조절하는 조정부, 상기 조정부가 주기조절을 할 수 있도록 상기 컨트롤신호를 분배하여 상기 조정부로 출력하는 멀티플렉서, 상기 출력신호를 입력받아 카운팅을 하여 서로 다른 주기를 가지는 다수의 카운팅 신호들을 출력하는 카운팅부를 포함하고, 상기 출력신호의 주기가 조절될 때, 상기 다수의 카운팅 신호들 각각의 주기가 변경되는 것을 특징으로 하는 구성이다.
이하에서는 첨부된 도면을 참조하여 본 발명을 상세하게 설명하겠다.
도 1을 참조하여 본 발명에 따른 플렉시블 카운터를 설명하면 다음과 같다.
본 발명에 따른 플렉시블 카운터는 클럭을 발생시키는 클럭발생부(10)와 컨트롤신호를 분배하여 선택신호를 출력하는 멀티플렉서(30)와 2n개의 플립플롭(flip-flop)으로 이루어진다. 이때 2n개의 플립플롭은 크게 나누어 주기를 조절하기 위한 플립플롭체인인 조정부(30)와 조정부(30)의 출력을 입력받아 본격적으로 카운팅(counting)을 하는 플립플롭체인인 카운팅부(40)로 나눈다.
먼저 조정부(30)는 다음과 같다.
조정부(30)는 제1조정플립플롭(FFT1) 내지는 제n조정플립플롭(FFTn)으로 이루어지는데 각 조정플립플롭(FFT1 내지는 FFTn)에서 출력되는 캐리(C1 내지는 Cn)는 제1OR게이트(OR1) 내지는 제nOR게이트의 일측입력단으로 각각 입력된다. 그리고 제1OR게이트(OR1) 내지는 제nOR게이트의 타측입력단에는 후술하는 멀티플렉서에서 출력되는 컨트롤신호(T1 내지는 Tn)가 각각 입력된다. 제1조정플립플롭(FFT1) 내지 는 제n조정플립플롭(FFTn) 각각에는 클럭발생부(10)에서 출력되는 제1클럭(CLK0) 및 제2클럭(CLK1) 뿐만 아니라 리세트(RESETb)신호가 입력된다.
카운팅부(40)는 다음과 같다.
카운팅부(40)는 제1카운트플립플롭(FFC1) 내지는 제n카운트플립플롭(FFCn)으로 이루어지는 플립플롭체인이며, 제1카운터플립플롭(FFC1)의 캐리 입력단은 조정부(20)의 제1OR게이트(OR1)의 출력단과 접속된다. 또한 제1카운트플립플롭(FFC1) 내지는 제n카운트플립플롭(FFCn)에는 제1조정플립플롭(FFT1) 내지는 제n조정플립플롭(FFTn) 각각에 입력되는 제1클럭(CLK0), 제2클럭(CLK1) 및 리세트(RESETb)신호가 공통적으로 입력된다.
도 2a를 참조하여 클럭발생부를 설명하도록 한다.
클럭발생부(10)는 리세트신호(RESETb)와 오실레이터(OSC)에서 발진된 신호인 CLKIN을 입력받아 제1클럭(CLK0)과 제2클럭(CLK1)을 발생시키는데, 기본적인 구조는 NOR게이트 래치(11)의 형태를 가지는데 상세한 구성은 다음과 같다.
리세트신호(RESETb)와 오실레이터(OSC)에서 발진된 신호인 CLKIN을 입력받는 NAND게이트(NA1)의 출력단은 NOR게이트래치(11)에 포함된 NOR게이트(NO2)의 일측입력단으로 접속될 뿐만 아니라 인버터(I1)를 통하여 NOR게이트래치(11)에 포함된 NOR게이트(NO1)의 타측입력단으로 접속된다.
NOR게이트(NO1)의 출력단에는 인버터(I2) 및 인버터(I3)가 접속되는데, 인버 터(I3)는 제2클럭(CLK1)을 출력할 뿐만 아니라, 인버터(I3)의 출력단은 NOR게이트(NO2)의 일측입력단으로 접속된다. 그리고 NOR게이트(NO2)의 출력단에는 인버터(I4) 및 인버터(I5)가 접속되는데, 인버터(I5)는 제1클럭(CLK0)을 출력할 뿐만 아니라, 인버터(I5)의 출력단은 NOR게이트(NO1)의 타측입력단으로 접속된다.
이하에서는 도 2b를 참조하여 전술한 클럭발생기의 동작을 설명하겠다.
리세트신호(RESETb)는 NAND게이트(NA1)의 일측입력단으로 입력되고, 오실레이터(OSC)에서 출력되는 구형파신호인 신호 CLKIN은 NAND게이트(NA1)의 타측입력단으로 입력된다.
리세트신호(RESETb)가 하이신호인 구간에서는 NAND게이트(NA1)는 타측입력단으로 입력되는 CLKIN과 반대되는 구형파를 출력하게 된다. 즉, 리세트신호(RESETb)가 하이신호일 때 CLKIN이 로우신호라면 NAND게이트(NA1)의 출력은 하이신호가 되고, CLKIN이 하이신호라면 NAND게이트(NA1)의 출력은 로우신호가 된다.
만약 NAND게이트(NA1)에서 로우신호가 출력되면 NOR게이트(NO2)의 타측입력단에는 로우신호가 입력되고, NOR게이트(NO1)의 일측입력단에는 인버터(I1)를 통하여 하이신호가 입력된다. 하지만 NAND게이트(NA1)에서 하이신호가 출력되면 NOR게이트(NO2)의 타측입력단에는 하이신호가 입력되고, NOR게이트(NO1)의 일측입력단에는 인버터(I1)를 통하여 로우신호가 입력된다.
따라서 NAND게이트(NA1)의 출력이 로우신호이면 제1클럭(CLK0)은 하이신호가 되는 반면 제2클럭(CLK1)은 로우신호가 된다. 또한 NAND게이트(NA1)의 출력이 하이 신호이면 제1클럭(CLK0)은 로우신호가 되는 반면 제2클럭(CLK1)은 하이신호가 된다.
즉, CLKIN이 하이신호이면 제1클럭(CLK0)은 하이신호가 되고, CLKIN이 로우신호이면 제1클럭(CLK0) 역시 로우신호가 된다. 이때 제2클럭(CLK1)은 제1클럭(CLK0)과 반대의 신호가 되며 약간의 시간이 지연된 후 출력된다.
한편, 전술한 조정플립플롭과 카운터플립플롭은 모두 도 3에 도시한 바와 같은 구조를 가지고 있다. 이하에서는 도 3을 참조하여 플립플롭 회로를 설명하도록 한다.
제1클럭(CLK0)은 NAND게이트(NA2)의 타측입력단과 NAND게이트(NA3)의 일측입력단으로 입력된다. NAND게이트(NA2)의 출력단은 NAND게이트(NA4)의 일측입력단과 접속되며 NAND게이트(NA3)의 출력단은 3입력NAND게이트(TNA)의 한 입력단으로 접속되며, 리세트신호(RESETb)가 3입력NAND게이트(TNA)의 한 입력단으로 입력된다.
이때 NAND게이트(NA4)와 3입력NAND게이트(TNA)는 NAND게이트래치의 형태로 상호 접속되는데, NAND게이트(NA4)의 출력단은 NAND게이트(NA5)의 일측입력단으로 접속되며, 3입력NAND게이트(TNA)의 출력단은 NAND게이트(NA6)의 일측입력단으로 접속되는데, NAND게이트(NA5)와 NAND게이트(NA6)의 타측입력단으로는 제2클럭(CLK1)이 입력된다.
NAND게이트(NA5)의 출력단은 NAND게이트(NA7)의 일측입력단으로 접속되며, NAND게이트(NA6)의 출력단은 NAND게이트(NA8)의 일측입력단으로 접속된다. NAND게이트(NA7)와 NAND게이트(NA8)는 NAND게이트래치의 형태로 상호 접속되며, NAND게이트(NA7)의 출력단은 NOR게이트(NO3)와 NAND게이트(NA9)의 타측입력단으로 접속된다. NOR게이트(NO3)와 NAND게이트(NA9)의 일측입력단으로는 전단에 있는 플립플롭 캐리가 입력된다.
NOR게이트(NO3)의 출력단은 인버터(I7)를 통하여 NAND게이트(NA10)의 일측입력단으로 접속되며 NAND게이트(NA9)의 출력단은 NAND게이트(NA10)의 타측입력단과 인버터(I8)의 입력단으로 접속된다. 이때 인버터(I8)는 캐리를 출력한다. 그리고 NAND게이트(NA10)의 출력단은 NAND게이트(NA3)의 일측입력단으로 입력될 뿐만 아니라 인버터(I6)를 통하여 NAND게이트(NA2)의 일측입력단으로 접속된다.
전술한 플립플롭은, 입력주기를 클럭으로 동기화시키기 위하여 라이징 에지( rising edge 혹은 positive edge)와 폴링 에지(falling edge 혹은 negative edge)에서 래치한다. 제2클럭(CLK1)에 의하여 NAND게이트(NA7)와 NAND게이트(NA8)에서 래치된 값은 NOR게이트(NO3)와 NAND게이트(NA9)의 타측입력단으로 입력된다.
만약 제2클럭(CLK1)에 의하여 NAND게이트(NA7)와 NAND게이트(NA8)에서 래치된 값이 하이신호(즉 '1')일 경우, NAND게이트(NA9)는 타측입력단으로 입력되는 전단으로부터의 캐리의 상태에 따라 신호를 출력하는데 다음과 같다.
전단으로부터의 캐리가 하이신호(1)이면 NAND게이트(NA9)는 로우신호를 출력하게 되어 최종적으로 인버터(I8)는 캐리를 출력한다. 즉 인버터(I8)는 하이신호를 출력한다. 하지만 전단으로부터의 캐리가 로우신호(0)이면 NAND게이트(NA9)는 하이 신호를 출력하게 되어 최종적으로 인버터(I8)는 캐리를 출력하지 않는다. 즉 인버터(I8)는 로우신호를 출력한다.
하지만 제2클럭(CLK1)에 의하여 NAND게이트(NA7)와 NAND게이트(NA8)에서 래치된 값이 로우신호(즉 '0')이었다면 NAND게이트(NA9)는 타측입력단으로 입력되는 전단으로부터의 캐리에 관계없이 하이신호를 출력한다. 그래서 인버터(I8)는 로우신호를 출력한다.
이하에서는 본 발명에 따른 플렉시블 카운터의 동작을 설명하도록 한다.
조정부(40)는 카운터의 입력주기를 조정하는 회로이며, 카운팅부(50)는 조정부(40)의 OR게이트(OR1)에서 출력되는 신호를 입력받아 요구된 주기로 카운팅을 하는 회로이다.
조정부(40)의 각 조정플립플롭(FFT1 내지는 FFTn)은 리세트신호(RESETb), 제1클럭(CLK0) 및 제2클럭(CLK1) 그리고 전단의 OR게이트의 출력신호를 입력받아 동작을 한다.
각 OR게이트(OR1 내지는 ORn)는 전단의 조정플립플롭의 출력신호, 즉 캐리와 멀티플렉서(30)에서 출력되는 선택신호를 입력받아 후단의 조정플립플롭으로 신호를 출력한다. 다시 말하면 전단의 캐리 유무에 관계없이 선택신호에 의하여 조정부(40)를 제어하여 조정부(40)에서 최종적으로 출력되는 신호인 IN_0의 주기를 조절할 수 있음을 의미한다.
그리하여 조정부(40)에서 최종적으로 출력되는 신호 IN_0, 즉 OR게이트(OR1)의 출력신호 IN_0가 도 4에 도시한바와 같이 카운팅부(50)로 입력되면, 카운팅부(50)의 제1카운트플립플롭(FFC1) 내지는 제n카운트플립플롭(FFCn)은 도 4에 도시한 바와 같은 주기를 가지는 신호를 출력한다.
본 발명에 따른 플렉시블 카운터에 의하면, 하나의 카운터에 의하여 여러 가지 입력주기를 구현할 수 있어 서로 다른 타이밍 카운터를 요구하는 회로 등에 다양하게 적용시킬 수 있다.

Claims (7)

  1. 클럭을 발생시키는 클럭발생부와,
    상기 클럭발생부에서 발생되는 클럭과 외부에서 입력되는 리세트신호를 입력받아 출력신호를 출력하고, 컨트롤신호에 따라 상기 출력신호의 주기를 조절하는 조정부,
    상기 조정부가 주기조절을 할 수 있도록 상기 컨트롤신호를 분배하여 상기 조정부로 출력하는 멀티플렉서,
    상기 출력신호를 입력받아 카운팅을 하여 서로 다른 주기를 가지는 다수의 카운팅 신호들을 출력하는 카운팅부를 포함하고,
    상기 출력신호의 주기가 조절될 때, 상기 다수의 카운팅 신호들 각각의 주기가 변경되는 것을 특징으로 하는 플렉시블 카운터.
  2. 제 1항에 있어서,
    상기 클럭발생부는, 리세트신호(RESETb)와 오실레이터(OSC)에서 발진된 신호인 CLKIN을 입력받는 NAND게이트(NA1)와, 상기 NAND게이트(NA1)의 출력단과 접속되는 인버터(I1)와, 상기 인버터(I1)의 출력단이 일측입력단으로 접속되고 상기 NAND게이트(NA1)의 출력단이 타측입력단으로 접속되는 NOR게이트래치를 포함하여 이루어지는 플렉시블 카운터.
  3. 제 2항에 있어서,
    상기 NOR게이트래치는, 상기 인버터(I1)의 출력단이 일측입력단으로 접속되며 출력단에는 인버터(I2) 및 인버터(I3)가 직렬로 접속되는 NOR게이트(NO2)와, 상기 NAND게이트(NA1)의 출력단이 타측입력단으로 접속되며 출력단에는 인버터(I4) 및 인버터(I5)가 직렬로 접속되는 NOR게이트(NO2)로 이루어지며 상기 인버터(I5)는 제1클럭(CLK0)을 출력할 뿐만 아니라 그 출력단이 상기 NOR게이트(NO1)의 타측입력단으로 접속되며, 상기 인버터(I3)는 제2클럭(CLK1)을 출력할 뿐만 아니라 그 출력단이 상기 NOR게이트(NO2)의 일측입력단으로 접속되는 것을 특징으로 하는 플렉시블 카운터.
  4. 제 1항에 있어서,
    상기 멀티플렉서는, 컨트롤신호를 n개의 선택신호로 분배하는 것을 특징으로 하는 플렉시블 카운터.
  5. 제 1항에 있어서,
    상기 조정부는, 상기 제1클럭(CLK0), 제2클럭(CLK1) 및 리세트(RESETb)신호를 입력받는 제1조정플립플롭(FFT1) 내지는 제n조정플립플롭(FFTn)과, 상기 제1조정플립플롭(FFT1) 내지는 제n조정플립플롭(FFTn)의 각 캐리 출력단이 일측입력단으로 접속되며 타측입력단은 상기 멀티플렉서의 각 출력단과 접속되며 각 출력단이 상기 제1조정플립플롭(FFT1) 내지는 제n조정플립플롭(FFTn)의 캐리 입력단으로 접속되는 OR게이트(OR1)내지는 OR게이트(ORn)를 포함하여 이루어지는 것을 특징으로 하는 플렉시블 카운터.
  6. 제 1항에 있어서,
    상기 카운팅부는, 상기 제1클럭(CLK0), 제2클럭(CLK1) 및 리세트(RESETb)신호를 입력받으며, 각 캐리 출력단이 후단의 캐리 입력단과 접속되는 제1카운트플립플롭(FFC1) 내지는 제n카운트플립플롭(FFCn)으로 이루어지는 것을 특징으로 하는 플렉시블 카운터.
  7. 제 5항 또는 제 6항에 있어서,
    상기 제1조정플립플롭(FFT1) 내지는 제n조정플립플롭(FFTn)과 제1카운트플립플롭(FFC1) 내지는 제n카운트플립플롭(FFCn)의 각 플립플롭은,
    타측입력단으로 제1클럭(CLK0)을 입력받는 NAND게이트(NA2) 및 NAND게이트(NA3)와,
    상기 NAND게이트(NA2)의 출력단과 일측입력단이 접속되는 NAND게이트(NA4)와,
    상기 NAND게이트(NA3)의 출력단과 한 입력단이 접속되며 다른 한 입력단으로 리세트(RESETb)신호를 입력받는 3입력NAND게이트(TNA)와,
    상기 NAND게이트(NA4)의 출력단과 일측입력단이 접속되며 타측입력단으로는 상기 제2클럭을 입력받는 NAND게이트(NA5)와,
    상기 3입력NAND게이트(TNA)의 출력단과 일측입력단이 접속되며 타측입력단으로는 상기 제2클럭을 입력받는 NAND게이트(NA6)와,
    상기 NAND게이트(NA5)의 출력단이 일측입력단으로 접속되는 NAND게이트(NA7)와,
    상기 NAND게이트(NA6)의 출력단과 타측입력단이 접속되는 NAND게이트(NA8)와, 일측입력단이 캐리입력단과 접속되며 타측입력단이 상기 NAND게이트(NA7)의 출력단과 접속되는 NOR게이트(NO3)와, 일측입력단이 캐리입력단과 접속되며 타측입력단이 상기 NAND게이트(NA7)의 출력단과 접속되는 NAND게이트(NA9)와,
    일측입력단이 인버터(I7)를 통하여 상기 NOR게이트(NO3)의 출력단과 접속되고 타측입력단이 상기 NAND게이트(NA9)의 출력단과 접속되며 출력단이 인버터(I6)를 통하여 상기 NAND게이트(NA2)의 일측입력단으로 접속되는 NAND게이트(NA10)와,
    입력단이 상기 NAND게이트(NA9)의 출력단과 접속되며 캐리를 출력하는 인버터(I8)를 포함하며,
    상기 3입력NAND게이트(TAN)의 출력단은 상기 NAND게이트(NA4)의 타측입력단으로 접속될 뿐만 아니라 상기 NAND게이트(NA4)의 출력단은 상기 3입력NAND게이트(TNA)의 또 다른 입력단으로 접속되며,
    상기 NAND게이트(NA7)의 출력단이 상기 NAND게이트(NA8)의 일측입력단으로 접속될 뿐만 아니라 상기 NAND게이트(NA8)의 출력단은 상기 NAND게이트(NA7)의 타측입력단으로 접속되는 것을 특징으로 하는 플렉시블 카운터.
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