JPH0748724B2 - 同期シリアル転送方法 - Google Patents
同期シリアル転送方法Info
- Publication number
- JPH0748724B2 JPH0748724B2 JP61130153A JP13015386A JPH0748724B2 JP H0748724 B2 JPH0748724 B2 JP H0748724B2 JP 61130153 A JP61130153 A JP 61130153A JP 13015386 A JP13015386 A JP 13015386A JP H0748724 B2 JPH0748724 B2 JP H0748724B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- clock signal
- serial
- transferred
- receiving side
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Manipulation Of Pulses (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ送信側からデータ受信側にクロック信
号とともに転送されるシリアルデータが、その転送途中
でそのクロック信号によりリタイミングされるに際し、
より遅延時間少なくしてリタイミングされた状態でデー
タ受信側に転送されるようにした同期シリアル転送方法
に関するものである。
号とともに転送されるシリアルデータが、その転送途中
でそのクロック信号によりリタイミングされるに際し、
より遅延時間少なくしてリタイミングされた状態でデー
タ受信側に転送されるようにした同期シリアル転送方法
に関するものである。
これまで同期シリアル転送方式としてよく知られ、ま
た、広く採用されているものとしては、RS−232Cインタ
フェースによる端末機器とモデム間のシリアル転送方式
がある。ここで、データ線およびクロック線を用いた同
期シリアル転送シーケンスを第３図（ａ），（ｂ）によ
り説明すれば、データ送信装置１からデータ受信装置２
に対してはデータ線４、クロック線６を介しそれぞれシ
リアルデータ、クロック信号が転送されるようになって
いる。データ送信装置１ではクロック信号の立上りでシ
リアルデータが更新可とされている一方では、データ受
信装置２ではクロック信号の立下りでそのシリアルデー
タをラッチするようになっているものである。
た、広く採用されているものとしては、RS−232Cインタ
フェースによる端末機器とモデム間のシリアル転送方式
がある。ここで、データ線およびクロック線を用いた同
期シリアル転送シーケンスを第３図（ａ），（ｂ）によ
り説明すれば、データ送信装置１からデータ受信装置２
に対してはデータ線４、クロック線６を介しそれぞれシ
リアルデータ、クロック信号が転送されるようになって
いる。データ送信装置１ではクロック信号の立上りでシ
リアルデータが更新可とされている一方では、データ受
信装置２ではクロック信号の立下りでそのシリアルデー
タをラッチするようになっているものである。
なお、RS−232Cインタフェースにおける信号線名称で
は、データ線４上のシリアルデータが送信データ（略号
BA）または受信データ（略号BB）に、また、クロック線
６上のクロック信号が送信信号エレメントタイミング
（略号DA）または受信信号エレメントタイミング（略号
DD）にそれぞれ対応するようになっている。このRS−23
2Cインタフェースに関する公知文献としては例えば、
「マイクロコンピュータ・データ伝送の基礎と実際」
（３・２節:RS−232C（67〜78ページ）宮崎誠一著、CQ
出版社、1984年）が挙げられるものとなっている。
は、データ線４上のシリアルデータが送信データ（略号
BA）または受信データ（略号BB）に、また、クロック線
６上のクロック信号が送信信号エレメントタイミング
（略号DA）または受信信号エレメントタイミング（略号
DD）にそれぞれ対応するようになっている。このRS−23
2Cインタフェースに関する公知文献としては例えば、
「マイクロコンピュータ・データ伝送の基礎と実際」
（３・２節:RS−232C（67〜78ページ）宮崎誠一著、CQ
出版社、1984年）が挙げられるものとなっている。
さて、このような同期シリアル転送シーケンスでは次の
ような不具合がある。それは、転送距離が長かったり、
あるいは転送速度が大きく、伝送遅延あるいは素子遅延
のばらつきのため、クロック信号とデータ信号間の位相
ずれを無視し得ない場合には、転送途中でリタイミング
が必要になるということである。
ような不具合がある。それは、転送距離が長かったり、
あるいは転送速度が大きく、伝送遅延あるいは素子遅延
のばらつきのため、クロック信号とデータ信号間の位相
ずれを無視し得ない場合には、転送途中でリタイミング
が必要になるということである。
リタイミングが行なわれる場合でのシステム構成と転送
シーケンスを第４図（ａ），（ｂ）に示すが、図示のよ
うにリタイミング装置３がデータ線4,5間に介在され、
データ線４上のシリアルデータはほぼ（あるいは平均的
に）１クロック周期Ｔだけ遅延されたうえデータ線５上
に出力されるものとなっている。この場合リタイミング
装置３は具体的には２ビットシフトレジスタとして構成
され、前段のレジスタがデータ線４からのデータをクロ
ック信号の立下りでラッチし、その出力を後段のレジス
タが次のクロック信号の立上りでラッチしてデータ線５
へ出力するようになっている。
シーケンスを第４図（ａ），（ｂ）に示すが、図示のよ
うにリタイミング装置３がデータ線4,5間に介在され、
データ線４上のシリアルデータはほぼ（あるいは平均的
に）１クロック周期Ｔだけ遅延されたうえデータ線５上
に出力されるものとなっている。この場合リタイミング
装置３は具体的には２ビットシフトレジスタとして構成
され、前段のレジスタがデータ線４からのデータをクロ
ック信号の立下りでラッチし、その出力を後段のレジス
タが次のクロック信号の立上りでラッチしてデータ線５
へ出力するようになっている。
以上のようにこれまでのリタイミング装置ではシリアル
データはほぼ（あるいは平均的に）１クロック周期分だ
け遅延されていたものであるが、データの転送態様によ
っては転送効果の低下は否めないものとなる。特に１回
当りの転送ビット数が少ない程にその不具合は顕著にな
るというものである。
データはほぼ（あるいは平均的に）１クロック周期分だ
け遅延されていたものであるが、データの転送態様によ
っては転送効果の低下は否めないものとなる。特に１回
当りの転送ビット数が少ない程にその不具合は顕著にな
るというものである。
本発明の目的は、シリアルデータが、その転送途中でそ
のクロック信号によりリタイミングされるに際し、より
遅延時間少なくしてリタイミングされた状態でデータ受
信側に転送され得、したがって、データ受信側では、よ
り早期にそのシリアルデータを取込みし得る同期シリア
ル転送方法を供するにある。
のクロック信号によりリタイミングされるに際し、より
遅延時間少なくしてリタイミングされた状態でデータ受
信側に転送され得、したがって、データ受信側では、よ
り早期にそのシリアルデータを取込みし得る同期シリア
ル転送方法を供するにある。
上記目的は、データ送信側からの、クロック信号の立上
り（または立下り）に同期し更新可とされた状態のシリ
アルデータは、リタイミング装置でそのクロック信号の
立下り（または立上り）で一時遅延記憶せしめられた状
態でデータ受信側に向けて転送される一方、データ受信
側においては、リタイミング装置からのクロック信号の
立上り（または立下り）で、リタイミング装置からのシ
リアルデータが取込されることで達成される。
り（または立下り）に同期し更新可とされた状態のシリ
アルデータは、リタイミング装置でそのクロック信号の
立下り（または立上り）で一時遅延記憶せしめられた状
態でデータ受信側に向けて転送される一方、データ受信
側においては、リタイミング装置からのクロック信号の
立上り（または立下り）で、リタイミング装置からのシ
リアルデータが取込されることで達成される。
データ送信側よりシリアルデータが例えばクロック信号
の立上りに同期し変化するものとして転送される場合、
そのシリアルデータはリタイミング装置でほぼ（あるい
は平均的に）1/2クロック周期分遅延されてデータ受信
側に転送されることになる。この場合ほぼ（あるいは平
均的に）1/2クロック周期分遅延されたシリアルデータ
各々でのデータ確定点はクロック信号の立上り時点であ
るから、データ受信側ではクロック信号の立下り時点よ
りもほぼ（あるいは平均的に）1/2クロック周期分早い
その立上り時点でシリアルデータを取り込むことが可能
となるものである。
の立上りに同期し変化するものとして転送される場合、
そのシリアルデータはリタイミング装置でほぼ（あるい
は平均的に）1/2クロック周期分遅延されてデータ受信
側に転送されることになる。この場合ほぼ（あるいは平
均的に）1/2クロック周期分遅延されたシリアルデータ
各々でのデータ確定点はクロック信号の立上り時点であ
るから、データ受信側ではクロック信号の立下り時点よ
りもほぼ（あるいは平均的に）1/2クロック周期分早い
その立上り時点でシリアルデータを取り込むことが可能
となるものである。
以下、本発明を第１図、第２図により説明する。
先ず本発明に係る一例でのリタイミング装置と送受信側
の概要構成について第１図により説明すれば、データ送
信装置１はパラレルイン・シリアルアウトのシフトレジ
スタ７やオアゲート10を含むように、また、本発明に係
るリタイミング装置３は１ビットシフトレジスタとして
のトレイリングエッジトリガＤ型のフリップフロップ９
より、更にデータ受信装置２はシリアルイン・パラレル
アウトのシフトレジスタ８を含むようにして構成された
ものとなっている。データ送信装置１においては送信さ
れるべきデータ11はパラレルデータとしてシフトレジス
タ７にロードされたうえ、シリアルデータとしてデータ
線４を介しリタイミング装置３に転送される一方、リタ
イミング装置３からはそのシリアルデータは1/2クロッ
ク周期分遅延された状態でデータ線５を介しデータ受信
装置２に転送されるようになっているものである。
の概要構成について第１図により説明すれば、データ送
信装置１はパラレルイン・シリアルアウトのシフトレジ
スタ７やオアゲート10を含むように、また、本発明に係
るリタイミング装置３は１ビットシフトレジスタとして
のトレイリングエッジトリガＤ型のフリップフロップ９
より、更にデータ受信装置２はシリアルイン・パラレル
アウトのシフトレジスタ８を含むようにして構成された
ものとなっている。データ送信装置１においては送信さ
れるべきデータ11はパラレルデータとしてシフトレジス
タ７にロードされたうえ、シリアルデータとしてデータ
線４を介しリタイミング装置３に転送される一方、リタ
イミング装置３からはそのシリアルデータは1/2クロッ
ク周期分遅延された状態でデータ線５を介しデータ受信
装置２に転送されるようになっているものである。
第２図はデータ11が８ビットである場合でのその要部で
の入出力信号波形の例を示したものである。これにより
動作を説明すれば、シフトレジスタ７へのデータ11のプ
リセットはロード信号12が入力されている間での転送用
クロック信号13の立上り時点で行なわれるようになって
いる。ロード信号12が入力されなくなればシフトレジス
タ７はシフトモードにおかれ、転送用クロック信号13を
シフトクロックとしてシフトレジスタ７からはデータ11
がシリアルデータとして出力されるが、リタイミング装
置３およびデータ受信装置２へのクロック信号CLKは転
送用クロック信号13とロード信号12をオアゲート10で論
理和することによって得られるようになっている。これ
によりクロック信号CLKの立下りでシフトレジスタ７か
らのシリアルデータはそのデータが確定し、また、その
立上りで変化するところとなるものである。
の入出力信号波形の例を示したものである。これにより
動作を説明すれば、シフトレジスタ７へのデータ11のプ
リセットはロード信号12が入力されている間での転送用
クロック信号13の立上り時点で行なわれるようになって
いる。ロード信号12が入力されなくなればシフトレジス
タ７はシフトモードにおかれ、転送用クロック信号13を
シフトクロックとしてシフトレジスタ７からはデータ11
がシリアルデータとして出力されるが、リタイミング装
置３およびデータ受信装置２へのクロック信号CLKは転
送用クロック信号13とロード信号12をオアゲート10で論
理和することによって得られるようになっている。これ
によりクロック信号CLKの立下りでシフトレジスタ７か
らのシリアルデータはそのデータが確定し、また、その
立上りで変化するところとなるものである。
さて、シフトレジスタ７からのシリアルデータはリタイ
ミング装置３でフリップフロップ９にクロック信号CLK
によってセットされるが、そのセットタイミングはクロ
ック信号CLKの立下りによっている。これによりシリア
ルデータは結局ほぼ（あるいは平均的に）1/2クロック
周期分遅延されてフリップフロップ９より得られるもの
である。この遅延後のシリアルデータ各々はクロック信
号CLKの立上りで確定していることから、クロック信号C
LKをシフトクロックとしてシフトレジスタ８にシフトイ
ンせしめれば、転送完了の際はシフトレジスタ８からは
データ11が８ビットパラレルデータ14として得られるも
のである。クロック信号CLKの位相を反転する場合は、
データ送信装置１ではその立下りでシリアルデータを変
化させ、リタイミング装置３ではその立上りでシリアル
データをセットし、データ受信装置２ではその立下りで
遅延後のシリアルデータを取込すればよいものである。
ミング装置３でフリップフロップ９にクロック信号CLK
によってセットされるが、そのセットタイミングはクロ
ック信号CLKの立下りによっている。これによりシリア
ルデータは結局ほぼ（あるいは平均的に）1/2クロック
周期分遅延されてフリップフロップ９より得られるもの
である。この遅延後のシリアルデータ各々はクロック信
号CLKの立上りで確定していることから、クロック信号C
LKをシフトクロックとしてシフトレジスタ８にシフトイ
ンせしめれば、転送完了の際はシフトレジスタ８からは
データ11が８ビットパラレルデータ14として得られるも
のである。クロック信号CLKの位相を反転する場合は、
データ送信装置１ではその立下りでシリアルデータを変
化させ、リタイミング装置３ではその立上りでシリアル
データをセットし、データ受信装置２ではその立下りで
遅延後のシリアルデータを取込すればよいものである。
なお、以上の例ではシリアル転送時のみクロック線上に
クロック信号が転送されているが、常時転送するように
してもよい。この場合には別途転送開始・終了タイミン
グをデータ受信側に通知しておけばよい。
クロック信号が転送されているが、常時転送するように
してもよい。この場合には別途転送開始・終了タイミン
グをデータ受信側に通知しておけばよい。
ここで本発明による効果の程を考察すれば、第４図に示
す従来技術に比し、本発明では、確実にほぼ（あるいは
平均的に1/2クロック周期分、遅延時間が短縮されるこ
とから、その分、データ受信側ではまた、早期にシリア
ルデータが取込みされ得るものとなっている。また、従
来技術では、リタイミング装置内で１クロック周期の遅
れを生じさせるためにフリップフロップが２個必要であ
ったが、本発明によればほぼ（あるいは平均的に）1/2
クロック周期の遅れを生じさせるだけでよいことから１
個で済まされることになる。
す従来技術に比し、本発明では、確実にほぼ（あるいは
平均的に1/2クロック周期分、遅延時間が短縮されるこ
とから、その分、データ受信側ではまた、早期にシリア
ルデータが取込みされ得るものとなっている。また、従
来技術では、リタイミング装置内で１クロック周期の遅
れを生じさせるためにフリップフロップが２個必要であ
ったが、本発明によればほぼ（あるいは平均的に）1/2
クロック周期の遅れを生じさせるだけでよいことから１
個で済まされることになる。
以上説明したように本発明による場合は、シリアルデー
タがその転送途中でそのクロック信号によりリタイミン
グされるに際し、より遅延時間少なくしてリタイミング
された状態でデータ受信側に転送され得、したがって、
データ受信側では、より早期にそのシリアルデータを取
込みし得、しかも経済的に転送されるといった効果があ
る。
タがその転送途中でそのクロック信号によりリタイミン
グされるに際し、より遅延時間少なくしてリタイミング
された状態でデータ受信側に転送され得、したがって、
データ受信側では、より早期にそのシリアルデータを取
込みし得、しかも経済的に転送されるといった効果があ
る。
第１図は、本発明に係るリタイミング装置を含む転送シ
ステムの一例でのシステム構成を示す図、第２図は、そ
の要部での入出力信号波形の例を示す図、第３図
（ａ），（ｂ）は、一般的な同期シリアル転送方式を説
明するための図、第４図（ａ），（ｂ）は、従来技術に
係る同期シリアル転送システムのシステム構成と、転送
シーケンスの例を示す図である。 １……データ転送装置、２……データ受信装置、３……
リタイミング装置、4,5……データ線、６……クロック
線、９……トレイリングエッジＤ型のフリップフロッ
プ。
ステムの一例でのシステム構成を示す図、第２図は、そ
の要部での入出力信号波形の例を示す図、第３図
（ａ），（ｂ）は、一般的な同期シリアル転送方式を説
明するための図、第４図（ａ），（ｂ）は、従来技術に
係る同期シリアル転送システムのシステム構成と、転送
シーケンスの例を示す図である。 １……データ転送装置、２……データ受信装置、３……
リタイミング装置、4,5……データ線、６……クロック
線、９……トレイリングエッジＤ型のフリップフロッ
プ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 矢代 善一 東京都武蔵野市緑町３丁目９番11号 日本 電信電話株式会社通信網第一研究所内 (56)参考文献 特開 昭57−148443（ＪＰ，Ａ)
Claims (1)
- 【請求項１】データ送信側より所定ビット周期のシリア
ルデータを、該所定ビット周期と同一周期のクロック信
号とともにリタイミング装置を介しデータ受信側に転送
するための同期シリアル転送方法であって、データ送信
側からのクロック信号はリタイミング装置での遅延量零
として、該リタイミング装置を介しデータ受信側に向け
て転送されるとともに、データ送信側からの、上記クロ
ック信号の立上り（または立下り）に同期し更新可とさ
れた状態のシリアルデータは、上記リタイミング装置で
上記クロック信号の立下り（または立上り）で一時遅延
記憶せしめられた状態でデータ受信側に向けて転送され
る一方、データ受信側においては、上記リタイミング装
置からのクロック信号の立上り（または立下り）で、上
記リタイミング装置からのシリアルデータが取込される
ようにした同期シリアル転送方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61130153A JPH0748724B2 (ja) | 1986-06-06 | 1986-06-06 | 同期シリアル転送方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61130153A JPH0748724B2 (ja) | 1986-06-06 | 1986-06-06 | 同期シリアル転送方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62287736A JPS62287736A (ja) | 1987-12-14 |
| JPH0748724B2 true JPH0748724B2 (ja) | 1995-05-24 |
Family
ID=15027252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61130153A Expired - Lifetime JPH0748724B2 (ja) | 1986-06-06 | 1986-06-06 | 同期シリアル転送方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748724B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10150475A (ja) * | 1996-11-18 | 1998-06-02 | Mitsubishi Electric Corp | データ転送装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57148443A (en) * | 1981-03-11 | 1982-09-13 | Mitsubishi Electric Corp | Connecting device |
-
1986
- 1986-06-06 JP JP61130153A patent/JPH0748724B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62287736A (ja) | 1987-12-14 |
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