JPS59204350A - デ−タ伝送方式 - Google Patents
デ−タ伝送方式Info
- Publication number
- JPS59204350A JPS59204350A JP58078442A JP7844283A JPS59204350A JP S59204350 A JPS59204350 A JP S59204350A JP 58078442 A JP58078442 A JP 58078442A JP 7844283 A JP7844283 A JP 7844283A JP S59204350 A JPS59204350 A JP S59204350A
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- JP
- Japan
- Prior art keywords
- control device
- transmission
- data
- signal
- line
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4213—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with asynchronous protocol
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はマイクロコンピュータ等のプログラム制御装置
を並設したシステムで、制御装置間どうしにおけるシリ
アルデータの伝送方式に関する。
を並設したシステムで、制御装置間どうしにおけるシリ
アルデータの伝送方式に関する。
（ロ）従来技術
一般にプログラム制御装置間でのデータのシリアル転送
には同期式或いは非同期式があるが、データを送信する
側の制御装置は受信側の制御装置の処理状態にかかわら
ずデータを伝送する。しかしながら受信側の制御装置の
処理に時間的な制約がある場合、送信側の制御装置から
一方的にデータが伝送されると、受信側の制御装置は処
理タイミングに狂いを生じ処理に不具合を生じていた。
には同期式或いは非同期式があるが、データを送信する
側の制御装置は受信側の制御装置の処理状態にかかわら
ずデータを伝送する。しかしながら受信側の制御装置の
処理に時間的な制約がある場合、送信側の制御装置から
一方的にデータが伝送されると、受信側の制御装置は処
理タイミングに狂いを生じ処理に不具合を生じていた。
第１図は従来のデータ伝送の不都合を説明するタイミン
グチャートで、受信側の制御装置は例えば２０８μ気の
間隔Ｔで定期的な処理を行っている。
グチャートで、受信側の制御装置は例えば２０８μ気の
間隔Ｔで定期的な処理を行っている。
そして送信側の制御装置からの伝送データは１ビツトが
「Ｌ」のスタートビットと８ビツトのデータキャラクタ
と２ビツトがｒ ＨＪのストップビットで構成されてお
り、１ビツトの伝送期間は２０８μ％に設定されている
。しかしてｔ。時点で送信側より伝送データが導入され
ると、受信側の制御装置はｔ。時点から２０８μ（８）
毎の処理に切換えなければこの伝送データをサンプリン
グできない。したがって受信側の制御装置の実線で示す
処理タイミングが、点線で示す処理タイミングに切換わ
ると、過渡期において処理間隔がＴ１ と長くなって
しまい、また１２時点で再び送信側より伝送データが導
入されると、この場合は過渡期の処理間隔が′【２と短
くなる。このようにデータ伝送にて受信側制御装置の処
理タイミングに狂いを生じると、例えばこの制御装置が
定期的な処理により表示制御を行なうような場合には表
示がちらり（等の不具合がある。
「Ｌ」のスタートビットと８ビツトのデータキャラクタ
と２ビツトがｒ ＨＪのストップビットで構成されてお
り、１ビツトの伝送期間は２０８μ％に設定されている
。しかしてｔ。時点で送信側より伝送データが導入され
ると、受信側の制御装置はｔ。時点から２０８μ（８）
毎の処理に切換えなければこの伝送データをサンプリン
グできない。したがって受信側の制御装置の実線で示す
処理タイミングが、点線で示す処理タイミングに切換わ
ると、過渡期において処理間隔がＴ１ と長くなって
しまい、また１２時点で再び送信側より伝送データが導
入されると、この場合は過渡期の処理間隔が′【２と短
くなる。このようにデータ伝送にて受信側制御装置の処
理タイミングに狂いを生じると、例えばこの制御装置が
定期的な処理により表示制御を行なうような場合には表
示がちらり（等の不具合がある。
（ハ） 目的
上記点より本発明は、受信側の制御装置の処理タイミン
グを狂わすことなく、送信側の制御装置からのデータの
伝送が可能な方式を提供するものである。
グを狂わすことなく、送信側の制御装置からのデータの
伝送が可能な方式を提供するものである。
に）構成
本発明は、送信側の制御装置と受信側の制御装置間に制
御線と信号線を設け、制御線を通して送信側より伝送準
備信号が送信されると、受信側の制御装置は自己の定期
的な処理にあわせた受信タイミングを待って信号線にス
タート信号を出力し、送信側の制御装置はこのスタート
信号に応答して伝送データを信号線へシリアルに出力す
るデータ伝送方式である。
御線と信号線を設け、制御線を通して送信側より伝送準
備信号が送信されると、受信側の制御装置は自己の定期
的な処理にあわせた受信タイミングを待って信号線にス
タート信号を出力し、送信側の制御装置はこのスタート
信号に応答して伝送データを信号線へシリアルに出力す
るデータ伝送方式である。
（ホ）実施例
第３図は本発明を適用したシステムを示し、主制御装置
（１）は端末側を制御する各従制御装置（２Ａ）（２Ｂ
）・・・を統括してシステム全体を制御するもので、主
制御装置（１）と各従制御装置（２Ａ）（２Ｂ）・・・
は夫々制御線Ｌ１ と信号線Ｌ２ とにより接続され
て互いにデータを伝送し合うようになっており、本例で
は従制御装置（２人）が２０８μ派毎のタイミングによ
る定期的な処理を行なっている。そして第２図タイミン
グチャートにて動作を説明すると、通常各端子Ｐａ〜Ｐ
ｄはｒＨＪにあるが、データ伝送時に送信側である主制
御装置（１）は先ず端子Ｐａ ’ｒｒＬＪにして制御線
Ｌ１ に伝送準備信号を出力する。しかして伝送準備
信号の発生時点ｔ。が受信側である従制御装置（２Ａ）
の処理タイミングと同期していないと、従制御装置（２
Ａ）は処理タイミングと同期する時点ｔ′１で端子Ｐａ
をｒＬＪにして信号線Ｌ２ にスタート信号を出力す
る。これにより主制御装置（１）は端子Ｐｃへ入力する
スタート信号の立下がりに応答して、端子ＰａをｒＨＪ
にすると共に端子Ｐｃより伝送データを信号線Ｌ２に出
力する。そして従制御装置（２Ａ）は２０８μ派の処理
期間の中間で伝送データをサンプリングして釈犠手二羊
空読み取る。また１２時点で主制御装置（１）が端子Ｐ
ａを「Ｌ」にして信号線り、にスタート信号を出力した
場合、従制御装置（２Ａ）は処理タイミングと同期する
１３時点で端子ＰｄをｒＬＪにして信号線Ｌ２にスター
ト信号を出力しデータが伝送が始まる。
（１）は端末側を制御する各従制御装置（２Ａ）（２Ｂ
）・・・を統括してシステム全体を制御するもので、主
制御装置（１）と各従制御装置（２Ａ）（２Ｂ）・・・
は夫々制御線Ｌ１ と信号線Ｌ２ とにより接続され
て互いにデータを伝送し合うようになっており、本例で
は従制御装置（２人）が２０８μ派毎のタイミングによ
る定期的な処理を行なっている。そして第２図タイミン
グチャートにて動作を説明すると、通常各端子Ｐａ〜Ｐ
ｄはｒＨＪにあるが、データ伝送時に送信側である主制
御装置（１）は先ず端子Ｐａ ’ｒｒＬＪにして制御線
Ｌ１ に伝送準備信号を出力する。しかして伝送準備
信号の発生時点ｔ。が受信側である従制御装置（２Ａ）
の処理タイミングと同期していないと、従制御装置（２
Ａ）は処理タイミングと同期する時点ｔ′１で端子Ｐａ
をｒＬＪにして信号線Ｌ２ にスタート信号を出力す
る。これにより主制御装置（１）は端子Ｐｃへ入力する
スタート信号の立下がりに応答して、端子ＰａをｒＨＪ
にすると共に端子Ｐｃより伝送データを信号線Ｌ２に出
力する。そして従制御装置（２Ａ）は２０８μ派の処理
期間の中間で伝送データをサンプリングして釈犠手二羊
空読み取る。また１２時点で主制御装置（１）が端子Ｐ
ａを「Ｌ」にして信号線り、にスタート信号を出力した
場合、従制御装置（２Ａ）は処理タイミングと同期する
１３時点で端子ＰｄをｒＬＪにして信号線Ｌ２にスター
ト信号を出力しデータが伝送が始まる。
このように本発明は、主制御装置（１）が制御線Ｌ１に
伝送準備信号を出力すると、従制御装置（２Ａ）は自己
の端末側に対する処理タイミングと同期してスタート信
号を信号線Ｌ２に出力し、主制御装置（１）はスタート
信号に応答して信号線り、に伝送データを出力すること
で、主制御装置（１）は従制御装置（２Ａ）の処理タイ
ミングと同期してデータを伝送するものである。斯かる
データ伝送により、主制御装置（１）からの伝送データ
を従制御装置（２Ｂ）９１０でも確実に受信することが
できる。即ち従制御装置（２Ａ）からのスタート信号及
び主制御装置（１）からの伝送データを同じ信号線り、
にて授受すると、伝送データのスタートビットとスター
ト信号が重なるために、従制御装置（２Ｂ）は信号線Ｌ
２がｒＬＪとなった時点で主制御装置（１）がデータ伝
送を開始したことを検出でき伝送データを確実に受信で
きる。
伝送準備信号を出力すると、従制御装置（２Ａ）は自己
の端末側に対する処理タイミングと同期してスタート信
号を信号線Ｌ２に出力し、主制御装置（１）はスタート
信号に応答して信号線り、に伝送データを出力すること
で、主制御装置（１）は従制御装置（２Ａ）の処理タイ
ミングと同期してデータを伝送するものである。斯かる
データ伝送により、主制御装置（１）からの伝送データ
を従制御装置（２Ｂ）９１０でも確実に受信することが
できる。即ち従制御装置（２Ａ）からのスタート信号及
び主制御装置（１）からの伝送データを同じ信号線り、
にて授受すると、伝送データのスタートビットとスター
ト信号が重なるために、従制御装置（２Ｂ）は信号線Ｌ
２がｒＬＪとなった時点で主制御装置（１）がデータ伝
送を開始したことを検出でき伝送データを確実に受信で
きる。
第４図は、本発明のデータ伝送にかかわる主制御装置（
１）と従制御装置（２Ａ）の機能を示すブロック図であ
る。主制御装置け）は、データの伝送を決定して伝送準
備信号を出力すると共に伝送データをセットする伝送制
御部（３）と、伝送データをシリアルに出力するシフト
レジスタ（４）と、従制御装置（２Ａ）からのスタート
信号に基づきセットするフリップフロップ回路（５）と
、シフトレジスタ（４）にシフトパルスを供給するクロ
ックパルス発生部（６）と、シフトパルスを計数して「
１１」を計数すると出力を発生するカウンタ（力を備え
ている。また従制御装置（２Ａ）は、プログラムのステ
ップ数をカウントして従制御装置（２Ａ）の処理期間２
０８μ（８）が経過するごとにｒＬＪを出力するカウン
タ（８）と、主制御装置（１）からの伝送準備信号及び
カウンタ（８）からの信号な入力するＯＲゲート（９）
と、スタート信号を発生ずるパルス発生部（１０）と、
端子ＰｄがｒＬＪとなるとセットするフリップフロップ
回路Ｕυと、フリップフロップ回路（１］）のセット出
力により遅延動作する遅延回路（１２１と、伝送データ
をサンプリンク−１’−るサンプリング装置０□□□と
、サンプリングパルスを発生するクロックパルス発生部
（１４）と、サンプリングパルスを計数して「１１」を
計数するとリセット信号を発生するカウンタ（Ｉ５）と
から成っている。
１）と従制御装置（２Ａ）の機能を示すブロック図であ
る。主制御装置け）は、データの伝送を決定して伝送準
備信号を出力すると共に伝送データをセットする伝送制
御部（３）と、伝送データをシリアルに出力するシフト
レジスタ（４）と、従制御装置（２Ａ）からのスタート
信号に基づきセットするフリップフロップ回路（５）と
、シフトレジスタ（４）にシフトパルスを供給するクロ
ックパルス発生部（６）と、シフトパルスを計数して「
１１」を計数すると出力を発生するカウンタ（力を備え
ている。また従制御装置（２Ａ）は、プログラムのステ
ップ数をカウントして従制御装置（２Ａ）の処理期間２
０８μ（８）が経過するごとにｒＬＪを出力するカウン
タ（８）と、主制御装置（１）からの伝送準備信号及び
カウンタ（８）からの信号な入力するＯＲゲート（９）
と、スタート信号を発生ずるパルス発生部（１０）と、
端子ＰｄがｒＬＪとなるとセットするフリップフロップ
回路Ｕυと、フリップフロップ回路（１］）のセット出
力により遅延動作する遅延回路（１２１と、伝送データ
をサンプリンク−１’−るサンプリング装置０□□□と
、サンプリングパルスを発生するクロックパルス発生部
（１４）と、サンプリングパルスを計数して「１１」を
計数するとリセット信号を発生するカウンタ（Ｉ５）と
から成っている。
上記構成による動作を第５図タイミングチャートにて説
明する。通常、伝送制御部（３）は端子ＰａをｒＨＪに
しており、したがって端子ｐｂも「Ｈ」となっている。
明する。通常、伝送制御部（３）は端子ＰａをｒＨＪに
しており、したがって端子ｐｂも「Ｈ」となっている。
また、カウンタ（８）は、従制御装置（２Ａ）にて処理
されるプログラムのステップ数を常にカウントして８つ
、従制御装置（２Ａ）の定期的な処理期間である２０８
μ減が経過するごとに「Ｌ」のパルスを発生するが、端
子ＰａがｒＨＪであるとＯＲゲート（９）の出力側はｒ
ＨＪに維持されるためにパルス海生部１０１は端子Ｐｄ
７ｉ 「ＨＪにしている。そしてシフトレジスタ（４
）も端子Ｐｃを「Ｈ」にしている。しかしてデータ伝送
の開始により、伝送制御部（３）は端子ＰａをｒＬＪに
すると共に、１ピツトのスタートビット・８ビツトのデ
ータキャラクタ・２ビツトのストップビットとから成る
１１ビツトの伝送データをシフトレジスタ（４）にセッ
トする。したがってＯＲゲート（９）の一方の入力側に
は制御線Ｌ１及び端子Ｐｂを通してｒＬＪが供給される
が、このタイミングが従制御装置（２Ａ）による定期的
な処理タイミングと同期していないとＯＲゲート（９）
の出力側はｒＬＪとならない。そして従制御装置（２Ａ
）による定期的な処理タイミングの到来にてカウンタ（
８）よりｒＬＪが供給されると、ＯＲゲート（９）の出
力はｒＬＪとなってパルス発生部鵠は２０８μｓｅｃ未
満の所定期間に亘って「Ｌ」のパルスな出力する。した
がってインバータｕ６）は入力側の端子Ｐｃが１−Ｌ」
となるために「■（」を出力してフリップフロップ回路
（５）がセットし、クロックパルス発生部（６）か動作
して２０８μ方毎にシフトパルスＣＰ、を出力ｊる。こ
のシフトパルスＣＰ、が発生する度にシフトレジスタ（
４）はシフトして、伝送データは１ピツトづつ端子Ｐｃ
より順次出力される。またパルス発生部（１ｏ）からの
ｒＬＪのパルスやシフトレジスタ（４）からの伝送デー
タのスタートビットにより、インバータａ′７）は入力
側の端子ＰｄがｒＬＪとなると「Ｈ」を出力してフリッ
プフロップ回路（１１）がセットする。
されるプログラムのステップ数を常にカウントして８つ
、従制御装置（２Ａ）の定期的な処理期間である２０８
μ減が経過するごとに「Ｌ」のパルスを発生するが、端
子ＰａがｒＨＪであるとＯＲゲート（９）の出力側はｒ
ＨＪに維持されるためにパルス海生部１０１は端子Ｐｄ
７ｉ 「ＨＪにしている。そしてシフトレジスタ（４
）も端子Ｐｃを「Ｈ」にしている。しかしてデータ伝送
の開始により、伝送制御部（３）は端子ＰａをｒＬＪに
すると共に、１ピツトのスタートビット・８ビツトのデ
ータキャラクタ・２ビツトのストップビットとから成る
１１ビツトの伝送データをシフトレジスタ（４）にセッ
トする。したがってＯＲゲート（９）の一方の入力側に
は制御線Ｌ１及び端子Ｐｂを通してｒＬＪが供給される
が、このタイミングが従制御装置（２Ａ）による定期的
な処理タイミングと同期していないとＯＲゲート（９）
の出力側はｒＬＪとならない。そして従制御装置（２Ａ
）による定期的な処理タイミングの到来にてカウンタ（
８）よりｒＬＪが供給されると、ＯＲゲート（９）の出
力はｒＬＪとなってパルス発生部鵠は２０８μｓｅｃ未
満の所定期間に亘って「Ｌ」のパルスな出力する。した
がってインバータｕ６）は入力側の端子Ｐｃが１−Ｌ」
となるために「■（」を出力してフリップフロップ回路
（５）がセットし、クロックパルス発生部（６）か動作
して２０８μ方毎にシフトパルスＣＰ、を出力ｊる。こ
のシフトパルスＣＰ、が発生する度にシフトレジスタ（
４）はシフトして、伝送データは１ピツトづつ端子Ｐｃ
より順次出力される。またパルス発生部（１ｏ）からの
ｒＬＪのパルスやシフトレジスタ（４）からの伝送デー
タのスタートビットにより、インバータａ′７）は入力
側の端子ＰｄがｒＬＪとなると「Ｈ」を出力してフリッ
プフロップ回路（１１）がセットする。
そしてフリップフロップ回路（ｔｌ）がセットしてから
遅延回路０２）による１０４μ派の遅延後、クロックパ
ルス発生部（１（１）が動作して２０８μ派毎にサンプ
リングパルスＣＰ２を出力する。したがってサンプリン
グ装置（１３）は順次入力するサンプリングパルスＣＰ
２の立上がりと同期して端子Ｐｄの信号レベルをサンプ
リングし、伝送データを夫々彬ピッ）・タイミングで読
み取る。一方、主制御装置（１）側では、１１個のシフ
トパルスが順次発生しシフトレジスタ（４）に・セット
した１１ビツトのデータが全て端子Ｐａより出力される
と、カウンタ（力は出力を発生してフリップフロップ回
路（５）がリセットされて、クロックパルス発生部（６
）は非動作となる。また従制御装置（２Ａ）側でも、１
１個のサンプリングパルスが順次発生してサンプリング
装置α３）が１１ビツトの伝送データのサンプリングを
終了すると、カウンタ（１９がリセット信号を発生する
ためにフリップフロップ回路（１１）はリセットし、遅
延回路←２かもの出力がなくなりクロックパルス発生部
（１４）は非動作となる。
遅延回路０２）による１０４μ派の遅延後、クロックパ
ルス発生部（１（１）が動作して２０８μ派毎にサンプ
リングパルスＣＰ２を出力する。したがってサンプリン
グ装置（１３）は順次入力するサンプリングパルスＣＰ
２の立上がりと同期して端子Ｐｄの信号レベルをサンプ
リングし、伝送データを夫々彬ピッ）・タイミングで読
み取る。一方、主制御装置（１）側では、１１個のシフ
トパルスが順次発生しシフトレジスタ（４）に・セット
した１１ビツトのデータが全て端子Ｐａより出力される
と、カウンタ（力は出力を発生してフリップフロップ回
路（５）がリセットされて、クロックパルス発生部（６
）は非動作となる。また従制御装置（２Ａ）側でも、１
１個のサンプリングパルスが順次発生してサンプリング
装置α３）が１１ビツトの伝送データのサンプリングを
終了すると、カウンタ（１９がリセット信号を発生する
ためにフリップフロップ回路（１１）はリセットし、遅
延回路←２かもの出力がなくなりクロックパルス発生部
（１４）は非動作となる。
（へ）効果
本発明によると、受信側の制御装置の処理タイミングを
狂わさずにデータの伝送が行なわれるために、データ伝
送処理によって受信側の制御装置の処理に不具合を発生
することがなくなる。しかも送信側と受信側の各制御装
置の間に特別なバッファ装置を設けな（でも、受信側の
制御装置の処理タイミングを狂わさずにデータが伝送さ
れシステムが安価となる効果がある。
狂わさずにデータの伝送が行なわれるために、データ伝
送処理によって受信側の制御装置の処理に不具合を発生
することがなくなる。しかも送信側と受信側の各制御装
置の間に特別なバッファ装置を設けな（でも、受信側の
制御装置の処理タイミングを狂わさずにデータが伝送さ
れシステムが安価となる効果がある。
第１図は従来のデータ伝送の不具合を説明するタイミン
グチャート、第２図は本発明によるデー夕伝送を説明す
るタイミングチャート、第３図は本発明ぺ適用するシス
テムの構成図、第４図は本発明の詳細な説明する機能ブ
ロック図、第５図は第４図における動作を説明するタイ
ミングチャートである。 （１）・・・送信側制御装置、 （２Ａ）・・・受信側
制御装置、Ｌ、・・・制御線、 Ｌ２・・・信号線。
グチャート、第２図は本発明によるデー夕伝送を説明す
るタイミングチャート、第３図は本発明ぺ適用するシス
テムの構成図、第４図は本発明の詳細な説明する機能ブ
ロック図、第５図は第４図における動作を説明するタイ
ミングチャートである。 （１）・・・送信側制御装置、 （２Ａ）・・・受信側
制御装置、Ｌ、・・・制御線、 Ｌ２・・・信号線。
Claims (1)
- １、一方の制御装置から他方の制御装置にシリアルデー
タな伝送するシステムに於いて、該制御装置の間に制御
線と信号線とを設け、該制御線を通して送信側の制御装
置から送信される伝送準備信号に応答して受信側の制御
装置は定期的な処理にあわせた受信タイミングでスター
ト信号を前記信号線に出力し、送信側の制御装置はスタ
ート信号に応答して前記信号線にデータ信号を出力する
ことを特徴としたデータ伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58078442A JPS59204350A (ja) | 1983-05-04 | 1983-05-04 | デ−タ伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58078442A JPS59204350A (ja) | 1983-05-04 | 1983-05-04 | デ−タ伝送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59204350A true JPS59204350A (ja) | 1984-11-19 |
Family
ID=13662155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58078442A Pending JPS59204350A (ja) | 1983-05-04 | 1983-05-04 | デ−タ伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59204350A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5072547A (ja) * | 1973-10-29 | 1975-06-16 | ||
| JPS55108029A (en) * | 1979-02-14 | 1980-08-19 | Tokyo Electric Co Ltd | Data transmission system for electronic cash register and external unit |
| JPS57184351A (en) * | 1981-05-08 | 1982-11-13 | Fujitsu General Ltd | Method and device for collection of data |
| JPS5843646A (ja) * | 1981-09-10 | 1983-03-14 | Fujitsu Ltd | 情報転送方式 |
-
1983
- 1983-05-04 JP JP58078442A patent/JPS59204350A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5072547A (ja) * | 1973-10-29 | 1975-06-16 | ||
| JPS55108029A (en) * | 1979-02-14 | 1980-08-19 | Tokyo Electric Co Ltd | Data transmission system for electronic cash register and external unit |
| JPS57184351A (en) * | 1981-05-08 | 1982-11-13 | Fujitsu General Ltd | Method and device for collection of data |
| JPS5843646A (ja) * | 1981-09-10 | 1983-03-14 | Fujitsu Ltd | 情報転送方式 |
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