JPH0747745Y2 - ウィンド・コンパレータ - Google Patents
ウィンド・コンパレータInfo
- Publication number
- JPH0747745Y2 JPH0747745Y2 JP1985072207U JP7220785U JPH0747745Y2 JP H0747745 Y2 JPH0747745 Y2 JP H0747745Y2 JP 1985072207 U JP1985072207 U JP 1985072207U JP 7220785 U JP7220785 U JP 7220785U JP H0747745 Y2 JPH0747745 Y2 JP H0747745Y2
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- JP
- Japan
- Prior art keywords
- input
- window comparator
- resistor
- source
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Measurement Of Current Or Voltage (AREA)
Description
【考案の詳細な説明】 〈産業上の利用分野〉 本考案は電源電圧レベルよりも高い所定範囲内の入力信
号により動作するフェイルセーフなウインド・コンパレ
ータに関する。
号により動作するフェイルセーフなウインド・コンパレ
ータに関する。
〈従来の技術〉 この種のウインド・コンパレータとしては本願出願人に
より先に提案されているものがある（例えば特願昭58−
175914号，実開昭57−4764号公報参照）。
より先に提案されているものがある（例えば特願昭58−
175914号，実開昭57−4764号公報参照）。
かかるウインド・コンパレータの一例を第２図に示す。
図において、トランジスタT1は、コレクタが抵抗R1を介
して入力端子Ａに接続されると共に、抵抗R2，R3の直列
回路を介してアースに接続されており、エミッタは電源
Ｅのプラス側に接続されている。
して入力端子Ａに接続されると共に、抵抗R2，R3の直列
回路を介してアースに接続されており、エミッタは電源
Ｅのプラス側に接続されている。
トランジスタT2は、エミッタが電源Ｅのプラス側に接続
され、コレクタは抵抗R4，R5を介してアースに接続され
ている。また、そのベースは抵抗R2，R3の接続点に接続
されている。
され、コレクタは抵抗R4，R5を介してアースに接続され
ている。また、そのベースは抵抗R2，R3の接続点に接続
されている。
トランジスタT3はコレクタが抵抗R6，R7を介して入力端
子Ｂに接続され、エミッタがアースに接続されている。
また、そのベースは抵抗R4，R5の接続点に接続されてい
る。更に、前記抵抗R6，R7の接続点が抵抗R8を介してト
ランジスタT1のベースに接続されている。この回路の出
力V0はトランジスタT3のコレクタから取り出される。
子Ｂに接続され、エミッタがアースに接続されている。
また、そのベースは抵抗R4，R5の接続点に接続されてい
る。更に、前記抵抗R6，R7の接続点が抵抗R8を介してト
ランジスタT1のベースに接続されている。この回路の出
力V0はトランジスタT3のコレクタから取り出される。
尚、トランジスタT1とT3がNPN型であるのに対しトラン
ジスタT2はPNP型である。
ジスタT2はPNP型である。
次にかかるウインド・コンパレータの動作を説明する。
入力端子A,Bに信号が入力しないときは、トランジスタT
1はOFF,トランジスタT2，T3はONの状態になっている。
1はOFF,トランジスタT2，T3はONの状態になっている。
かかる状態で、入力端子A,Bに所定レベルの入力信号
V1，V2が入力すると、各トランジスタT1〜T3が次のよう
にON・OFFを繰り返し発振出力V0を発生する。
V1，V2が入力すると、各トランジスタT1〜T3が次のよう
にON・OFFを繰り返し発振出力V0を発生する。
即ち、T2OFF→T3OFF→T1ON→T2ON→T3ON→T1OFF→T2OFF
→T3OFF→T1ON・・・のように動作して発振する。
→T3OFF→T1ON・・・のように動作して発振する。
そして、発振出力が発生する入力信号の条件は、入力端
子A,Bに入力するV1，V2がそれぞれ V1＞｛（R1＋R2＋R3）／R3｝Ｅ・・・（１） Ｅ＜V2＜｛（R6＋R7）／R7｝Ｅ・・・（２） を満足する範囲のときである。
子A,Bに入力するV1，V2がそれぞれ V1＞｛（R1＋R2＋R3）／R3｝Ｅ・・・（１） Ｅ＜V2＜｛（R6＋R7）／R7｝Ｅ・・・（２） を満足する範囲のときである。
このようなウインド・コンパレータによれば、入力信号
レベルが前記（１），（２）の入力条件を満足したとき
のみ発振出力が発生し、他のレベル及び回路故障時には
発振出力を生じることがなくフェイルセーフにできる。
レベルが前記（１），（２）の入力条件を満足したとき
のみ発振出力が発生し、他のレベル及び回路故障時には
発振出力を生じることがなくフェイルセーフにできる。
〈考案が解決しようとする問題点〉 ところで、かかるウインド・コンパレータを電子回路の
一部として組み込む場合に、ウインド・コンパレータの
信号源側の出力抵抗がウインド・コンパレータの入力抵
抗R1，R6よりも極めて大きいと、ウインド・コンパレー
タの発振レベルの入力信号を確保できずウインド・コン
パレータを駆動できなくなる恐れがある。このウインド
・コンパレータを確実に駆動させるには、前記信号源の
電源レベルを高く設定すればよいが、このことは回路の
消費電力の増大を招くため省エネルギーの観点からはあ
まり好ましくないと同時に、ウインド・コンパレータを
構成するトランジスタの耐圧から限界がある。
一部として組み込む場合に、ウインド・コンパレータの
信号源側の出力抵抗がウインド・コンパレータの入力抵
抗R1，R6よりも極めて大きいと、ウインド・コンパレー
タの発振レベルの入力信号を確保できずウインド・コン
パレータを駆動できなくなる恐れがある。このウインド
・コンパレータを確実に駆動させるには、前記信号源の
電源レベルを高く設定すればよいが、このことは回路の
消費電力の増大を招くため省エネルギーの観点からはあ
まり好ましくないと同時に、ウインド・コンパレータを
構成するトランジスタの耐圧から限界がある。
そこで、本考案は上記の実情に鑑みてなされたもので、
ウインド・コンパレータにおける従来の入力抵抗の抵抗
値を大きくすることなく、また、ウインド・コンパレー
タのウェイルセーフ性を損なうことなくウインド・コン
パレータの入力インピーダンスを高めることにより、低
い電源レベルの信号源でも駆動できるウインド・コンパ
レータを提供することを目的とする。
ウインド・コンパレータにおける従来の入力抵抗の抵抗
値を大きくすることなく、また、ウインド・コンパレー
タのウェイルセーフ性を損なうことなくウインド・コン
パレータの入力インピーダンスを高めることにより、低
い電源レベルの信号源でも駆動できるウインド・コンパ
レータを提供することを目的とする。
〈問題点を解決するための手段〉 このため本考案では、電源電圧レベルよりも高い下限値
と上限値の範囲内の信号が入力したときのみ発振出力を
生じるフェイルセーフな構成のウインド・コンパレータ
において、ウインド・コンパレータの信号入力側に、電
界効果トランジスタ、第１の抵抗及び第２の抵抗で構成
された高入力インピーダンスのインピーダンス変換回路
を有し、該インピーダンス変換回路を、電界効果トラン
ジスタのドレインが当該インピーダンス変換回路の作動
電源に接続し、ゲートが第１の抵抗を介して信号源に接
続し、ゲートと前記第１の抵抗との間に電界効果トラン
ジスタのリーク電流を流すためのリーク抵抗として第２
の抵抗の一端を接続し、ソース側よりソースホロワの出
力を取り出す構成とし、前記上限値を、前記作動電源の
電源電圧及び前記信号源からの入力電圧より低いレベル
とするようにした。
と上限値の範囲内の信号が入力したときのみ発振出力を
生じるフェイルセーフな構成のウインド・コンパレータ
において、ウインド・コンパレータの信号入力側に、電
界効果トランジスタ、第１の抵抗及び第２の抵抗で構成
された高入力インピーダンスのインピーダンス変換回路
を有し、該インピーダンス変換回路を、電界効果トラン
ジスタのドレインが当該インピーダンス変換回路の作動
電源に接続し、ゲートが第１の抵抗を介して信号源に接
続し、ゲートと前記第１の抵抗との間に電界効果トラン
ジスタのリーク電流を流すためのリーク抵抗として第２
の抵抗の一端を接続し、ソース側よりソースホロワの出
力を取り出す構成とし、前記上限値を、前記作動電源の
電源電圧及び前記信号源からの入力電圧より低いレベル
とするようにした。
〈作用〉 これにより、信号源側の出力側から見たウインド・コン
パレータの実質的な入力インピーダンスが大幅に高めら
れ、ウインド・コンパレータに信号を入力する信号源の
出力抵抗が高くても、その信号源の電源レベルを増大す
ることなくウインド・コンパレータの駆動に必要な電圧
レベルの入力信号を確保できる。
パレータの実質的な入力インピーダンスが大幅に高めら
れ、ウインド・コンパレータに信号を入力する信号源の
出力抵抗が高くても、その信号源の電源レベルを増大す
ることなくウインド・コンパレータの駆動に必要な電圧
レベルの入力信号を確保できる。
また、このインピーダンス変換回路では、回路が正常の
場合は、信号源からの入力電圧を第１の抵抗と電界効果
トランジスタのゲート側から見たウインド・コンパレー
タの入力抵抗とで分圧した値が変換回路の出力となり、
この出力はウインド・コンパレータの窓の範囲内となっ
て、ウインド・コンパレータは発振可能であるが、電界
効果トランジスタのドレイン−ソース間の短絡故障時は
作動電源電圧が変換回路の出力に直接現れ、また、第２
の抵抗の断線故障時は変換回路の出力電圧が正常時より
高くなり、しかも、これら故障時の変換回路の出力に現
れる電圧は、ウインド・コンパレータの窓の上限値より
高いレベルで窓の範囲外となって、ウインド・コンパレ
ータの出力が停止する。これにより、ウインド・コンパ
レータのフェイルセーフ性が確保できる。
場合は、信号源からの入力電圧を第１の抵抗と電界効果
トランジスタのゲート側から見たウインド・コンパレー
タの入力抵抗とで分圧した値が変換回路の出力となり、
この出力はウインド・コンパレータの窓の範囲内となっ
て、ウインド・コンパレータは発振可能であるが、電界
効果トランジスタのドレイン−ソース間の短絡故障時は
作動電源電圧が変換回路の出力に直接現れ、また、第２
の抵抗の断線故障時は変換回路の出力電圧が正常時より
高くなり、しかも、これら故障時の変換回路の出力に現
れる電圧は、ウインド・コンパレータの窓の上限値より
高いレベルで窓の範囲外となって、ウインド・コンパレ
ータの出力が停止する。これにより、ウインド・コンパ
レータのフェイルセーフ性が確保できる。
〈実施例〉 以下本考案の実施例を第１図に基づいて説明する。
第１図において、10は第２図の従来と同様のウインド・
コンパレータである。20は前記ウインド・コンパレータ
10の信号入力側に設けられた高入力インピーダンスのイ
ンピーダンス変換回路で、電界効果トランジスタ（以下
「FET」とする）21と第１の抵抗R10と第２の抵抗R20と
で構成されている。即ち、FET21のドレインが作動電源
に接続され、ゲートが第１の抵抗R10を介して信号源側
に接続され、第１の抵抗R10とゲートの接続点とソース
との間に第２の抵抗R20を設け、ソースと第２の抵抗R20
との接続点からソースホロワの出力を取り出すように構
成されており、ウインド・コンパレータ10をFET21のソ
ース側負荷とするソースホロワ回路を構成している。こ
こで、前記第２の抵抗R20はFET21のリーク電流を流すた
めのリーク抵抗であって、本実施例ではゲート−ソース
間に接続する構成としている。
コンパレータである。20は前記ウインド・コンパレータ
10の信号入力側に設けられた高入力インピーダンスのイ
ンピーダンス変換回路で、電界効果トランジスタ（以下
「FET」とする）21と第１の抵抗R10と第２の抵抗R20と
で構成されている。即ち、FET21のドレインが作動電源
に接続され、ゲートが第１の抵抗R10を介して信号源側
に接続され、第１の抵抗R10とゲートの接続点とソース
との間に第２の抵抗R20を設け、ソースと第２の抵抗R20
との接続点からソースホロワの出力を取り出すように構
成されており、ウインド・コンパレータ10をFET21のソ
ース側負荷とするソースホロワ回路を構成している。こ
こで、前記第２の抵抗R20はFET21のリーク電流を流すた
めのリーク抵抗であって、本実施例ではゲート−ソース
間に接続する構成としている。
また、Vsはインピーダンス変化回路20の作動電源電圧、
Viは信号源の出力電圧を夫々示す。
Viは信号源の出力電圧を夫々示す。
そして、ウインド・コンパレータ10の入力端子A,Bには
共に、前記FET21のソース側出力電圧が印加される。従
って、第１図はウインド・コンパレータ10の入力端子A,
Bの電位が入力信号側に帰還されるソースホロワによる
負帰還回路を成している。
共に、前記FET21のソース側出力電圧が印加される。従
って、第１図はウインド・コンパレータ10の入力端子A,
Bの電位が入力信号側に帰還されるソースホロワによる
負帰還回路を成している。
第１図の回路で、信号源の出力電圧Viが入力されると、
この入力電圧ViはFET21のゲート側から見たウインド・
コンパレータ10の入力抵抗によって分圧される。即ち、
入力端子A,Bから見たウインド・コンパレータ10の入力
抵抗をRWC、FET21のゲートから見たウインド・コンパレ
ータ10の入力抵抗をARWC（Ａは抵抗RWCの倍率）とすれ
ば、FET21のゲート入力電圧Vi′は、 Vi′＝｛ARWC／（R10＋ARWC）｝Vi ・・・（３） となる。ゲート−ソース間の電位差はゲート入力電位V
i′に比べて十分小さいから、前記ゲート入力電圧Vi′
は、ソースホロワ回路の出力電圧、言い換えれば、ウイ
ンド・コンパレータ10の入力端子A,Bの入力電圧とな
り、ウインド・コンパレータが発振出力を生じるのは ｛（R1＋R2＋R3）／R3｝Ｅ＜Vi′＜｛（R6＋R7）／R7｝
Ｅ・・・（４） を満足するときになる。従って、本実施例のウインド・
コンパレータ10は、下限値VLが｛（R1＋R2＋R3）／R3｝
｛（R10＋ARWC）／ARWC｝Ｅで、上限値VHが｛（R6＋
R7）／R7｝｛（R10＋ARWC）／ARWC｝Ｅの窓をもってい
ることになる。
この入力電圧ViはFET21のゲート側から見たウインド・
コンパレータ10の入力抵抗によって分圧される。即ち、
入力端子A,Bから見たウインド・コンパレータ10の入力
抵抗をRWC、FET21のゲートから見たウインド・コンパレ
ータ10の入力抵抗をARWC（Ａは抵抗RWCの倍率）とすれ
ば、FET21のゲート入力電圧Vi′は、 Vi′＝｛ARWC／（R10＋ARWC）｝Vi ・・・（３） となる。ゲート−ソース間の電位差はゲート入力電位V
i′に比べて十分小さいから、前記ゲート入力電圧Vi′
は、ソースホロワ回路の出力電圧、言い換えれば、ウイ
ンド・コンパレータ10の入力端子A,Bの入力電圧とな
り、ウインド・コンパレータが発振出力を生じるのは ｛（R1＋R2＋R3）／R3｝Ｅ＜Vi′＜｛（R6＋R7）／R7｝
Ｅ・・・（４） を満足するときになる。従って、本実施例のウインド・
コンパレータ10は、下限値VLが｛（R1＋R2＋R3）／R3｝
｛（R10＋ARWC）／ARWC｝Ｅで、上限値VHが｛（R6＋
R7）／R7｝｛（R10＋ARWC）／ARWC｝Ｅの窓をもってい
ることになる。
かかる構成によれば、信号源の出力側から見たウインド
・コンパレータ10の実質的な入力インピーダンスは、大
幅に高くなるために、信号源の出力抵抗が高くてもその
入力端子A,Bに印加される入力信号の電圧レベルが極端
に低下することがない。従って、信号源の電源電圧レベ
ルを大幅に高める必要がなく回路の消費電力が少なくて
すむ。
・コンパレータ10の実質的な入力インピーダンスは、大
幅に高くなるために、信号源の出力抵抗が高くてもその
入力端子A,Bに印加される入力信号の電圧レベルが極端
に低下することがない。従って、信号源の電源電圧レベ
ルを大幅に高める必要がなく回路の消費電力が少なくて
すむ。
また、インピーダンス変換回路20の作動電源電圧Vs及び
信号源の出力電圧Viをウインド・コンパレータ10の上限
値VHよりも高く（Vs＞VH,Vi＞VH）することによりこの
回路をフェイルセーフに構成している。
信号源の出力電圧Viをウインド・コンパレータ10の上限
値VHよりも高く（Vs＞VH,Vi＞VH）することによりこの
回路をフェイルセーフに構成している。
即ち、FET21が短絡故障したときには、その作動電源電
圧Vsがウインド・コンパレータ10の両入力端子A,Bに印
加されるが、Vs＞VHであるためウインド・コンパレータ
10の発振条件である（４）式を満足しないので発振出力
は得られずフェイルセーフである。
圧Vsがウインド・コンパレータ10の両入力端子A,Bに印
加されるが、Vs＞VHであるためウインド・コンパレータ
10の発振条件である（４）式を満足しないので発振出力
は得られずフェイルセーフである。
また、ソースホロワのリーク抵抗となる第２の抵抗R20
について言えば、仮に、第２の抵抗R20の短絡状態を考
えると、入力電圧Viは、抵抗R10とウインド・コンパレ
ータ10の入力抵抗RWCの分圧比で、ウインド・コンパレ
ータ10の入力電位が定まる（同時にFET21のゲート入力
電位も同じ電位となる）。ARWC＞RWCであるからこの場
合の電位は（３）式で定まる入力電位Vi′より低下する
ことになる。つまり、第２の抵抗R20の抵抗値が変化す
るとウインド・コンパレータ10の入力電位が変化し、第
２の抵抗R20の抵抗値が小さい程、ウインド・コンパレ
ータ10の入力電圧は低下することになる。
について言えば、仮に、第２の抵抗R20の短絡状態を考
えると、入力電圧Viは、抵抗R10とウインド・コンパレ
ータ10の入力抵抗RWCの分圧比で、ウインド・コンパレ
ータ10の入力電位が定まる（同時にFET21のゲート入力
電位も同じ電位となる）。ARWC＞RWCであるからこの場
合の電位は（３）式で定まる入力電位Vi′より低下する
ことになる。つまり、第２の抵抗R20の抵抗値が変化す
るとウインド・コンパレータ10の入力電位が変化し、第
２の抵抗R20の抵抗値が小さい程、ウインド・コンパレ
ータ10の入力電圧は低下することになる。
従って、第２の抵抗R20が断線したときには、ウインド
・コンパレータ10の入力電圧は正常に比べて上昇するこ
とになるので、やはりウインド・コンパレタ10の発振条
件が満足されず出力が発生しないのでフェイルセーフと
なる。
・コンパレータ10の入力電圧は正常に比べて上昇するこ
とになるので、やはりウインド・コンパレタ10の発振条
件が満足されず出力が発生しないのでフェイルセーフと
なる。
尚、本実施例ではインピーダンス変換回路をソースホロ
ワで構成したがオペレーショナルアンプリファイアによ
る電圧ホロワでも同一の効果となることは言うまでもな
い。
ワで構成したがオペレーショナルアンプリファイアによ
る電圧ホロワでも同一の効果となることは言うまでもな
い。
〈考案の効果〉 以上述べたように本考案によれば、ウインド・コンパレ
ータの実質的な入力インピーダンスを高くしたので、信
号源側の出力抵抗が高いときでも少ない消費電力でウイ
ンド・コンパレータの駆動が可能になる。また、FETの
ドレイン−ソース間の短絡故障時やFETのリーク抵抗と
なる第２の抵抗の断線故障時に、ウインド・コンパレー
タの入力電圧レベルが、ウインド・コンパレータの窓の
範囲外となってウインド・コンパレータの出力が停止す
るため、インピーダンス変換回路の故障時にも出力が停
止しフェイルセーフ性が損なわれることはない。
ータの実質的な入力インピーダンスを高くしたので、信
号源側の出力抵抗が高いときでも少ない消費電力でウイ
ンド・コンパレータの駆動が可能になる。また、FETの
ドレイン−ソース間の短絡故障時やFETのリーク抵抗と
なる第２の抵抗の断線故障時に、ウインド・コンパレー
タの入力電圧レベルが、ウインド・コンパレータの窓の
範囲外となってウインド・コンパレータの出力が停止す
るため、インピーダンス変換回路の故障時にも出力が停
止しフェイルセーフ性が損なわれることはない。
第１図は本考案に係わるフェイルセーフなウインド・コ
ンパレータの１実施例を示す回路図、第２図は従来のフ
ェイルセーフなウインド・コンパレータの一例を示す回
路図である。 10……ウインド・コンパレータ、20……インピーダンス
変換回路、21……電界効果トランジスタ、R10，R20……
抵抗
ンパレータの１実施例を示す回路図、第２図は従来のフ
ェイルセーフなウインド・コンパレータの一例を示す回
路図である。 10……ウインド・コンパレータ、20……インピーダンス
変換回路、21……電界効果トランジスタ、R10，R20……
抵抗
Claims (1)
- 【請求項１】電源電圧レベルよりも高い下限値と上限値
の範囲内の信号が入力したときのみ発振出力を生じるフ
ェイルセーフな構成のウインド・コンパレータにおい
て、ウインド・コンパレータの信号入力側に、電界効果
トランジスタ、第１の抵抗及び第２の抵抗で構成された
高入力インピーダンスのインピーダンス変換回路を有
し、該インピーダンス変換回路を、電界効果トランジス
タのドレインが当該インピーダンス変換回路の作動電源
に接続し、ゲートが第１の抵抗を介して信号源に接続
し、ゲートと前記第１の抵抗との間に電界効果トランジ
スタのリーク電流を流すためのリーク抵抗として第２の
抵抗の一端を接続し、ソース側よりソースホロワの出力
を取り出す構成とし、前記上限値を、前記作動電源の電
源電圧及び前記信号源からの入力電圧より低いレベルと
することを特徴とするウインド・コンパレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985072207U JPH0747745Y2 (ja) | 1985-05-17 | 1985-05-17 | ウィンド・コンパレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985072207U JPH0747745Y2 (ja) | 1985-05-17 | 1985-05-17 | ウィンド・コンパレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61189274U JPS61189274U (ja) | 1986-11-26 |
| JPH0747745Y2 true JPH0747745Y2 (ja) | 1995-11-01 |
Family
ID=30610408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1985072207U Expired - Lifetime JPH0747745Y2 (ja) | 1985-05-17 | 1985-05-17 | ウィンド・コンパレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0747745Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5985962A (ja) * | 1982-11-09 | 1984-05-18 | Nippon Signal Co Ltd:The | 電流検出装置 |
-
1985
- 1985-05-17 JP JP1985072207U patent/JPH0747745Y2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 日本信号技報、９〔１〕（昭和６０−１−３１）日本信号株式会社Ｐ．１−８ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61189274U (ja) | 1986-11-26 |
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