JPH0747007Y2

JPH0747007Y2 - Ａｆｃ回路

Info

Publication number: JPH0747007Y2
Application number: JP1987057947U
Authority: JP
Inventors: 和義森
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1987-04-15
Filing date: 1987-04-15
Publication date: 1995-10-25
Anticipated expiration: 2002-04-15
Also published as: JPS63165966U

Description

【考案の詳細な説明】〈技術分野〉本考案は、テレビジョン受像機において、水平発振周波
数の位相を水平同期信号に一致させて画面の水平同期を
安定にするためのAFC（自動周波数制御）回路に関す
る。

〈従来技術〉従来、液晶テレビなどの順次走査のテレビジョン受像機
のAFC回路では、同期分離回路で分離された複合同期信
号と発振回路の出力から形成された比較信号との位相を
比較し、その位相差に基づいて発振周波数を制御するよ
うにしているが、この位相比較において、垂直帰線期間
の等価パルスの影響により、発振周波数がずれてその影
響が映像期間にまで及び、画面の上部で曲がりを生じる
場合がある。このため垂直帰線期間をマスクする方法も
あるが、電界強度が弱い場合などには、垂直同期信号付
近にノイズが生じて誤動作するなどの難点がある。

〈考案の目的〉本考案は、上述の点に鑑みて為されたものであって、垂
直帰線期間の等価パルスによる同期の乱れを防止できる
ようにすることを目的とする。

〈考案の構成〉本考案は、第２図に示されるように、同期分離回路
（７）で分離された複合同期信号に基づいて、該複合同
期信号の各水平同期信号にそれぞれ対応し、かつ、水平
同期信号とパルス幅が等しい水平走査周期の同期パルス
を形成出力するとともに、複合同期信号の垂直帰線期間
の少なくとも等価パルスの期間に対応する期間において
は、前記同期パルスに位相およびパルス幅が一致した同
期パルスを形成出力する同期パルス形成回路（８）を設
け、この同期パルス形成回路（８）からの同期パルスと、発
振回路（１）の出力から形成された比較信号との位相差
を検出し、その位相差に基づいて前記発振回路（１）の
発振周波数を制御するものであって、前記同期パルス形成回路（８）は、ナンドゲート（９）
と、このナンドゲート（９）の出力が与えられる再トリ
ガ機能を有する単安定マルチバイブレータ（10）と、こ
の単安定マルチバイブレータ（10）のＱ出力が与えられ
る波形成形回路（11）とを有し、前記ナンドゲート（９）は、複合同期信号および前記単
安定マルチバイブレータ（10）の出力が与えられ、前記単安定マルチバイブレータ（10）は、抵抗（R1,VR
1）およびコンデンサ（C1）の時定数で決まるパルス幅
を有する水平走査周期のパルスを前記Ｑ出力として前記
波形成形回路に出力し、前記波形成形回路（11）は、前記単安定マルチバイブレ
ータ（10）からのＱ出力が一方の入力端子に与えられる
ナンドゲート（12）と、前記一方の入力端子とグランド
との間に接続された抵抗（R2）およびコンデンサ（C2）
からなる直列回路と、前記抵抗（R2）およびコンデンサ
（C2）の接続部と前記ナンドゲート（12）の他方の入力
端子との間に接続されたインバータ（14）と、前記ナン
ドゲート（12）の出力を反転して水平同期信号と等しい
パルス幅の前記同期パルスを出力するインバータ（13）
とを有している。

したがって、上記構成によれば、同期パルス形成回路で
は、複合同期信号の各水平同期信号は、該水平同期信号
に等しい同期パルスとして出力され、さらに、等価パル
スは、水平走査周期の同期パルスとして出力されること
になり、この同期パルスと比較信号とで位相比較が行な
われて発振周波数が制御されることになる。

〈実施例〉以下、図面によって本考案の実施例について、詳細に説
明する。第１図は本考案の一実施例に係るAFC回路のブ
ロック図であり、このAFC回路は、液晶テレビに備えら
れている。同図において、１は電圧制御型発振器（VC
O）、２は電圧制御型発振器１の発振周波数を分周して
水平走査周波数とする分周回路、３は分周回路２の出力
から比較信号を形成する比較波形成形回路、４は位相比
較器、５は位相誤差電圧をホールドするサンプルホール
ド回路、６はループフィルタ、７は複合同期信号を分離
する同期分離回路である。以上の構成は、基本的に従来
例のAFC回路と同様である。

本考案のAFC回路では、同期分離回路７からの複合同期
信号に基づいて、後述する所定の同期パルスを形成出力
する同期パルス形成回路８を設けており、この同期パル
ス形成回路８で形成された同期パルスを位相比較回路４
に与えるようにしている。

第２図は、第１図の要部の詳細を示すブロック図であ
り、第３図は各部の信号波形図である。

第３図（Ａ）に示される分周回路２の出力は、インバー
タ15,16、可変抵抗VR2およびコンデンサC2から成る比較
波形成形回路３に与えられて波形成形され、第３図
（Ｄ）に示される比較信号とされて位相比較器としての
アナログスイッチ４に与えられる。

同期分離回路７で分離された第３図（Ａ）に示される複
合同期信号は、同期パルス形成回路８に与えられる。

この同期パルス形成回路８は、基本的には、ナンドゲー
ト９と、単安定マルチバイブレータ10と、波形成形回路
11とを備えている。ナンドゲート９の一方の入力端子に
は、同期分離回路７からの複合同期信号が与えられ、他
方の入力端子には、単安定マルチバイブレータ10の出
力が与えられる。ナンドゲート９の出力が与えられる単
安定マルチバイブレータ10は、再トリガ機能を備えてお
り、複合同期信号の等価パルスをマスクするように、抵
抗R1,VR1およびコンデンサC1による時定数が設定されて
いる。これによって、単安定マルチバイブレータ10のＱ
出力は、第３図（Ｂ）に示されるように、0.5H周期の等
価パルスが除去され、水平走査同期のパルスとなる。

この単安定マルチバイブレータ10のＱ出力が与えられる
波形成形回路11は、ナンドゲート12、インバータ13,1
4、抵抗R2およびコンデンサC2から成り、単安定マルチ
バイブレータ10のＱ出力を水平同期信号のパルス幅に等
しい第３図（Ｃ）に示される同期パルスとしてアナログ
スイッチ４に与える。

このように波形成形回路11で、水平同期信号のパルス幅
と等しい同期パルスにすることによって、より安定した
動作が可能となる。

このようにして同期パルス形成回路８では、複合同期信
号に基づいて、複合同期信号の各水平同期信号に対応
し、かつ、水平同期信号とパルス幅が等しい水平走査同
期の同期パルスが形成出力されるとともに、さらに、垂
直帰線期間においても等価パルスに代えて前記同期パル
スに位相およびパルス幅の一致した同期パルスが形成出
力されることになり、したがって、走査期間のみなら
ず、垂直帰線期間においても1H間隔でPLL動作をかける
ことが可能となり、同期が安定し、従来例のように等価
パルスによって画面の上部曲がりが生じるといったこと
が防止される。

しかも、同期パルス形成回路８を、入手が容易なナンド
ゲート9,12やインバータ13,14等によって構成している
ので、きわめて容易に構成できるものである。

なお、第３図（Ｆ）はアナログスイッチ４の出力であ
り、第３図（Ｇ）はサンプルホールド回路５の出力を示
している。

〈考案の効果〉以上のように本考案によれば、複合同期信号の等価パル
スの期間では、等価パルスに代えて水平走査周波数の同
期パルスを形成し、この同期パルスと比較信号との位相
差を検出して発振回路を制御しているので、従来例のよ
うに垂直帰線期間の等価パルスによって同期が乱れるよ
うなことがなく、同期が安定する。

しかも、波形成形回路によって、水平同期信号と等しい
パルス幅としているので、より安定した動作が可能にな
り、さらに、同期パルス形成回路を、容易に入手可能な
ナンドゲートやインバータ等によって構成しているの
で、きわめて容易に構成できるものである。

【図面の簡単な説明】

第１図は本考案の一実施例のブロック図、第２図は第１
図の要部の詳細ブロック図、第３図は動作説明に供する
信号波形図である。１……電圧制御型発振器、３……比較波形形成回路、４
……位相比較器（アナログスイッチ）、８……同期パル
ス形成回路。

Claims

【実用新案登録請求の範囲】

【請求項１】同期分離回路（７）で分離された複合同期
信号に基づいて、該複合同期信号の各水平同期信号にそ
れぞれ対応し、かつ、水平同期信号とパルス幅が等しい
水平走査周期の同期パルスを形成出力するとともに、複
合同期信号の垂直帰線期間の少なくとも等価パルスの期
間に対応する期間においては、前記同期パルスに位相お
よびパルス幅が一致した同期パルスを形成出力する同期
パルス形成回路（８）を設け、この同期パルス形成回路（８）からの同期パルスと、発
振回路（１）の出力から形成された比較信号との位相差
を検出し、その位相差に基づいて前記発振回路（１）の
発振周波数を制御するものであって、前記同期パルス形成回路（８）は、ナンドゲート（９）
と、このナンドゲート（９）の出力が与えられる再トリ
ガ機能を有する単安定マルチバイブレータ（10）と、こ
の単安定マルチバイブレータ（10）のＱ出力が与えられ
る波形成形回路（11）とを有し、前記ナンドゲート（９）は、複合同期信号および前記単
安定マルチバイブレータ（10）の出力が与えられ、前記単安定マルチバイブレータ（10）は、抵抗（R1,VR
1）およびコンデンサ（C1）の時定数で決まるパルス幅
を有する水平走査周期のパルスを前記Ｑ出力として前記
波形成形回路に出力し、前記波形成形回路（11）は、前記単安定マルチバイブレ
ータ（10）からのＱ出力が一方の入力端子に与えられる
ナンドゲート（12）と、前記一方の入力端子とグランド
との間に接続された抵抗（R2）およびコンデンサ（C2）
からなる直列回路と、前記抵抗（R2）およびコンデンサ
（C2）の接続部と前記ナンドゲート（12）の他方の入力
端子との間に接続されたインバータ（14）と、前記ナン
ドゲート（12）の出力を反転して水平同期信号と等しい
パルス幅の前記同期パルスを出力するインバータ（13）
とを有することを特徴とするAFC回路。