JPH0746983Y2 - 光点弧型複合半導体装置 - Google Patents
光点弧型複合半導体装置Info
- Publication number
- JPH0746983Y2 JPH0746983Y2 JP1986153353U JP15335386U JPH0746983Y2 JP H0746983 Y2 JPH0746983 Y2 JP H0746983Y2 JP 1986153353 U JP1986153353 U JP 1986153353U JP 15335386 U JP15335386 U JP 15335386U JP H0746983 Y2 JPH0746983 Y2 JP H0746983Y2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- phototransistor
- collector
- emitter
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Electronic Switches (AREA)
Description
本考案は制御用のホトトランジスタを介して主回路内の
主トランジスタを作動させるように構成された光点弧型
複合半導体装置であって、特に低耐圧のホトトランジス
タを用い高耐圧の主トランジスタを作動し得るような装
置に関する。 なお以下各図において同一の符号は同一または相当部分
を示す。
主トランジスタを作動させるように構成された光点弧型
複合半導体装置であって、特に低耐圧のホトトランジス
タを用い高耐圧の主トランジスタを作動し得るような装
置に関する。 なお以下各図において同一の符号は同一または相当部分
を示す。
【従来技術とその問題点】 通常の光点弧型の複合半導体装置としては、第２図の回
路に示すようなものが知られている。この回路では、主
回路電流ICを開閉する主トランジスタQ1と、制御用のホ
トトランジスタQ2とをダーリントン接続し、ホトトラン
ジスタQ2内のホトダイオードPDに与える入力信号電流IS
をオン，オフしてトランジスタQ2およびQ1を共にオン，
オフさせるものである。 しかしながら、この回路には次の欠点がある。即ちトラ
ンジスタQ1,Q2の各コレクタＣには主回路から同一電圧
が印加されるため、本回路の適用可能電圧はトランジス
タQ1,Q2のどちらか低い方の耐圧で決定される。しかし
一般的にホトトランジスタQ2の耐圧は数10V以下とされ
ているため、本回路はそれ以上の高電圧回路に適用でき
ないと言う欠点がある。
路に示すようなものが知られている。この回路では、主
回路電流ICを開閉する主トランジスタQ1と、制御用のホ
トトランジスタQ2とをダーリントン接続し、ホトトラン
ジスタQ2内のホトダイオードPDに与える入力信号電流IS
をオン，オフしてトランジスタQ2およびQ1を共にオン，
オフさせるものである。 しかしながら、この回路には次の欠点がある。即ちトラ
ンジスタQ1,Q2の各コレクタＣには主回路から同一電圧
が印加されるため、本回路の適用可能電圧はトランジス
タQ1,Q2のどちらか低い方の耐圧で決定される。しかし
一般的にホトトランジスタQ2の耐圧は数10V以下とされ
ているため、本回路はそれ以上の高電圧回路に適用でき
ないと言う欠点がある。
本考案は前記の欠点を除去し、制御用の低耐圧のホトト
ランジスタを利用しながら、その耐圧の制限を受けず、
より高電圧の主回路を開閉できる光点弧型の複合半導体
装置を提供することを目的とする。
ランジスタを利用しながら、その耐圧の制限を受けず、
より高電圧の主回路を開閉できる光点弧型の複合半導体
装置を提供することを目的とする。
本考案の要点は、第１のトランジスタ（主トランジスタ
Q1など）のベースにホトトランジスタ（Q2など）のエミ
ッタを接続し、 前記第１のトランジスタのコレクタに第２のトランジス
タ（補助トランジスタQ3など）のコレクタを接続し、 該第２のトランジスタのエミッタに前記ホトトランジス
タのコレクタを接続し、 前記第２のトランジスタのコレクタとベースとの間に抵
抗（Ｒなど）を接続し、 前記第２のトランジスタのベースと前記第１のトランジ
スタのエミッタとの間にツェナダイオード（ZDなど）を
設け、該ツェナダイオードの極性が前記第１のトランジ
スタのコレクタ・エミッタ間の順電圧を阻止する方向と
なるように接続し、前記ホトトランジスタ（ホトダイオ
ードPDなどをを介し）光信号を与えて作動させることに
よって前記第1,第２のトランジスタを作動し、 前記ホトトランジスタの耐圧は前記第１及び第２のトラ
ンジスタの耐圧より低く、かつツェナダイオードのツェ
ナ電圧より高い耐圧とすることにより、低耐圧のホトト
ランジスタを用いて高電圧回路の主および補助トランジ
スタを開閉できるようにした点にある。
Q1など）のベースにホトトランジスタ（Q2など）のエミ
ッタを接続し、 前記第１のトランジスタのコレクタに第２のトランジス
タ（補助トランジスタQ3など）のコレクタを接続し、 該第２のトランジスタのエミッタに前記ホトトランジス
タのコレクタを接続し、 前記第２のトランジスタのコレクタとベースとの間に抵
抗（Ｒなど）を接続し、 前記第２のトランジスタのベースと前記第１のトランジ
スタのエミッタとの間にツェナダイオード（ZDなど）を
設け、該ツェナダイオードの極性が前記第１のトランジ
スタのコレクタ・エミッタ間の順電圧を阻止する方向と
なるように接続し、前記ホトトランジスタ（ホトダイオ
ードPDなどをを介し）光信号を与えて作動させることに
よって前記第1,第２のトランジスタを作動し、 前記ホトトランジスタの耐圧は前記第１及び第２のトラ
ンジスタの耐圧より低く、かつツェナダイオードのツェ
ナ電圧より高い耐圧とすることにより、低耐圧のホトト
ランジスタを用いて高電圧回路の主および補助トランジ
スタを開閉できるようにした点にある。
第１図は本考案の一実施例としての構成を示す回路図で
第２図に対応するものである。同図においては高電圧回
路としての主回路の電流ICを開閉する高耐圧の主トラン
ジスタQ1と低耐圧のホトトランジスタQ2とをダーリント
ン接続する際、主トランジスタQ1のコレクタＣとホトト
ランジスタQ2のコレクタＣとの接続を開き、この間へ、
該ホトトランジスタQ2のコレクタＣ・エミッタＥ回路と
直列になるように、高耐圧の補助トランジスタQ3のコレ
クタＣ・エミッタＥ回路を挿入接続し、かつ補助トラン
ジスタQ3のコレクタＣとベースＢ間に抵抗Ｒを、またこ
の補助トランジスタQ3のベースＢと主トランジスタQ1の
エミッタＥとの間にツェナダイオードZDを接続してい
る。 ここでツェナダイオードZDの極性は、第１図の例では各
トランジスタQ1〜Q3がNPN型であるため、ツェナダイオ
ードZDのカソードＫが補助トランジスタQ3のベースＢ側
に置かれているが、各トランジスタQ1〜Q3がPNP型とな
った場合には、ツェナダイオードZDのカソードＫは主ト
ランジスタQ1のエミッタＥ側に置かれる。つまりツェナ
ダイオードZDは主トランジスタQ1のコレクタＣ・エミッ
タＥ間に加わる主回路の順方向の電圧を阻止する方向の
極性に接続される。 なおこの回路は主トランジスタQ1と補助トランジスタQ3
とのダーリントン回路の一部（主トランジスタQ1のベー
ス回路）にホトトランジスタQ2のコレクタ・エミッタ回
路が挿入されたものと考えることもできる。 このような構成において、ホトトランジスタQ2内のホト
ダイオードPDへの入力信号電流ISをオンすると、ホトト
ランジスタQ2がオンし、従って（主回路正電位側）→抵
抗Ｒ→（補助トランジスタQ3のベースＢ・エミッタＥ回
路）→（ホトトランジスタQ2のコレクタＣ・エミッタＥ
回路）→（主トランジスタQ1のベースＢ・エミッタＥ回
路）→（主回路負電位側）の経路で、補助トランジスタ
Q3のベース電流が流れて、補助トランジスタQ3がオン
し、これによりさらに（主回路正電位側）→（ホトトラ
ンジスタQ3のコレクタＣ・エミッタＥ回路）→（ホトト
ランジスタQ2のコレクタＣ・エミッタＥ回路）→（主ト
ランジスタQ1のベースＢ・エミッタＥ回路）→（主回路
負電位側）の経路で増巾された電流、つまり主トランジ
スタQ1へのベース電流が流れて主トランジスタQ1もオン
する。 また入力信号電流ISをオフすることによってホトトラン
ジスタQ2をオフした場合は、トランジスタQ3,Q1の各ベ
ース電流は断たれ、このトランジスタQ3,Q1も共にオフ
する。 この回路においてはホトトランジスタQ2のオフ時には、
主回路側の高電圧は主トランジスタQ1および補助トラン
ジスタQ3のコレクタＣ・ベースＢ間に加わり、このとき
ホトトランジスタQ2のコレクタＣ・エミッタＥ間に加わ
る電圧は補助トランジスタQ3のベースＢと主トランジス
タQ1のエミッタＥとの間の電圧、つまりツェナダイオー
ドZDのツェナ電圧を越えることはない。また、トランジ
スタQ1,Q2及びQ3がオンした状態ではホトトランジスタQ
2のコレクタ電位が下がる。 従ってホトトランジスタQ2としては高耐圧のものは不必
要となる。 なお主トランジスタQ1および補助トランジスタQ3として
は当然高耐圧のものとする必要があるが、このような素
子の入手には別に問題は無い。 また第１図の回路では、主トランジスタQ1のオフ時にも
抵抗Ｒ、ツェナダイオードZDを介して主回路側から電流
が流れ続けるが、抵抗Ｒの値とツェナダイオードZDのツ
ェナ電圧との選定により、この電流の値を主回路に影響
のないものとすることができる。
第２図に対応するものである。同図においては高電圧回
路としての主回路の電流ICを開閉する高耐圧の主トラン
ジスタQ1と低耐圧のホトトランジスタQ2とをダーリント
ン接続する際、主トランジスタQ1のコレクタＣとホトト
ランジスタQ2のコレクタＣとの接続を開き、この間へ、
該ホトトランジスタQ2のコレクタＣ・エミッタＥ回路と
直列になるように、高耐圧の補助トランジスタQ3のコレ
クタＣ・エミッタＥ回路を挿入接続し、かつ補助トラン
ジスタQ3のコレクタＣとベースＢ間に抵抗Ｒを、またこ
の補助トランジスタQ3のベースＢと主トランジスタQ1の
エミッタＥとの間にツェナダイオードZDを接続してい
る。 ここでツェナダイオードZDの極性は、第１図の例では各
トランジスタQ1〜Q3がNPN型であるため、ツェナダイオ
ードZDのカソードＫが補助トランジスタQ3のベースＢ側
に置かれているが、各トランジスタQ1〜Q3がPNP型とな
った場合には、ツェナダイオードZDのカソードＫは主ト
ランジスタQ1のエミッタＥ側に置かれる。つまりツェナ
ダイオードZDは主トランジスタQ1のコレクタＣ・エミッ
タＥ間に加わる主回路の順方向の電圧を阻止する方向の
極性に接続される。 なおこの回路は主トランジスタQ1と補助トランジスタQ3
とのダーリントン回路の一部（主トランジスタQ1のベー
ス回路）にホトトランジスタQ2のコレクタ・エミッタ回
路が挿入されたものと考えることもできる。 このような構成において、ホトトランジスタQ2内のホト
ダイオードPDへの入力信号電流ISをオンすると、ホトト
ランジスタQ2がオンし、従って（主回路正電位側）→抵
抗Ｒ→（補助トランジスタQ3のベースＢ・エミッタＥ回
路）→（ホトトランジスタQ2のコレクタＣ・エミッタＥ
回路）→（主トランジスタQ1のベースＢ・エミッタＥ回
路）→（主回路負電位側）の経路で、補助トランジスタ
Q3のベース電流が流れて、補助トランジスタQ3がオン
し、これによりさらに（主回路正電位側）→（ホトトラ
ンジスタQ3のコレクタＣ・エミッタＥ回路）→（ホトト
ランジスタQ2のコレクタＣ・エミッタＥ回路）→（主ト
ランジスタQ1のベースＢ・エミッタＥ回路）→（主回路
負電位側）の経路で増巾された電流、つまり主トランジ
スタQ1へのベース電流が流れて主トランジスタQ1もオン
する。 また入力信号電流ISをオフすることによってホトトラン
ジスタQ2をオフした場合は、トランジスタQ3,Q1の各ベ
ース電流は断たれ、このトランジスタQ3,Q1も共にオフ
する。 この回路においてはホトトランジスタQ2のオフ時には、
主回路側の高電圧は主トランジスタQ1および補助トラン
ジスタQ3のコレクタＣ・ベースＢ間に加わり、このとき
ホトトランジスタQ2のコレクタＣ・エミッタＥ間に加わ
る電圧は補助トランジスタQ3のベースＢと主トランジス
タQ1のエミッタＥとの間の電圧、つまりツェナダイオー
ドZDのツェナ電圧を越えることはない。また、トランジ
スタQ1,Q2及びQ3がオンした状態ではホトトランジスタQ
2のコレクタ電位が下がる。 従ってホトトランジスタQ2としては高耐圧のものは不必
要となる。 なお主トランジスタQ1および補助トランジスタQ3として
は当然高耐圧のものとする必要があるが、このような素
子の入手には別に問題は無い。 また第１図の回路では、主トランジスタQ1のオフ時にも
抵抗Ｒ、ツェナダイオードZDを介して主回路側から電流
が流れ続けるが、抵抗Ｒの値とツェナダイオードZDのツ
ェナ電圧との選定により、この電流の値を主回路に影響
のないものとすることができる。
本考案によれば、主トランジスタQ1のベースＢにホトト
ランジスタQ2のエミッタＥを接続し、 前記主トランジスタQ1のコレクタＣに補助トランジスタ
Q3のコレクタＣを接続し、 該補助トランジスタQ3のエミッタＥに前記ホトトランジ
スタQ2のコレクタＣを接続し、 前記補助トランジスタQ3のコレクタＣとベースＢとの間
に抵抗Ｒを接続し、 前記補助トランジスタQ3のベースＢと前記主トランジス
タQ1のエミッタＥとの間にツェナダイオードZDを設け、
該ツェナダイオードの極性が前記主トランジスタQ1のコ
レクタＣ・エミッタＥ間の順電圧を阻止する方向となる
ように接続し、 前記ホトトランジスタQ2に入力信号電流ISによる光信号
を与えて作動させることによって前記主および補助のト
ランジスタを作動し、 前記ホトトランジスタの耐圧は前記主および補助のトラ
ンジスタの耐圧より低く、かつツェナダイオードのツェ
ナ電圧より高い耐圧とするようにしたので、次のような
効果を得ることができる。 低耐圧のホトトランジスタQ2を用いても、主トランジ
スタQ1と補助トランジスタQ3として高耐圧のトランジス
タを用いることによって、この複合半導体装置をホトト
ランジスタQ2の耐圧以上の高電圧回路に適用できる。 ホトトランジスタQ2は低耐圧で良いため、少ない光エ
ネルギでホトトランジスタQ2をターンオンすることが可
能であるため省エネ効果が期待できる。
ランジスタQ2のエミッタＥを接続し、 前記主トランジスタQ1のコレクタＣに補助トランジスタ
Q3のコレクタＣを接続し、 該補助トランジスタQ3のエミッタＥに前記ホトトランジ
スタQ2のコレクタＣを接続し、 前記補助トランジスタQ3のコレクタＣとベースＢとの間
に抵抗Ｒを接続し、 前記補助トランジスタQ3のベースＢと前記主トランジス
タQ1のエミッタＥとの間にツェナダイオードZDを設け、
該ツェナダイオードの極性が前記主トランジスタQ1のコ
レクタＣ・エミッタＥ間の順電圧を阻止する方向となる
ように接続し、 前記ホトトランジスタQ2に入力信号電流ISによる光信号
を与えて作動させることによって前記主および補助のト
ランジスタを作動し、 前記ホトトランジスタの耐圧は前記主および補助のトラ
ンジスタの耐圧より低く、かつツェナダイオードのツェ
ナ電圧より高い耐圧とするようにしたので、次のような
効果を得ることができる。 低耐圧のホトトランジスタQ2を用いても、主トランジ
スタQ1と補助トランジスタQ3として高耐圧のトランジス
タを用いることによって、この複合半導体装置をホトト
ランジスタQ2の耐圧以上の高電圧回路に適用できる。 ホトトランジスタQ2は低耐圧で良いため、少ない光エ
ネルギでホトトランジスタQ2をターンオンすることが可
能であるため省エネ効果が期待できる。
第１図は本考案の一実施例としての構成を示す回路図、
第２図は第１図に対応する従来の回路図である。 Q1:主トランジスタ、Q2:ホトトランジスタ、Q3:補助ト
ランジスタ、R:抵抗、ZD:ツェナダイオード。
第２図は第１図に対応する従来の回路図である。 Q1:主トランジスタ、Q2:ホトトランジスタ、Q3:補助ト
ランジスタ、R:抵抗、ZD:ツェナダイオード。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/082 27/14 29/73 Ｈ０１Ｌ 29/72
Claims (1)
- 【請求項１】第１のトランジスタのベースにホトトラン
ジスタのエミッタを接続し、 前記第１のトランジスタのコレクタに第２のトランジス
タのコレクタを接続し、 該第２のトランジスタのエミッタに前記ホトトランジス
タのコレクタを接続し、 前記第２のトランジスタのコレクタとベースとの間に抵
抗を接続し、 前記第２のトランジスタのベースと前記第１のトランジ
スタのエミッタとの間にツェナダイオードを設け、該ツ
ェナダイオードの極性が前記第１のトランジスタのコレ
クタ・エミッタ間の順電圧を阻止する方向となるように
接続し、 前記ホトトランジスタに光信号を与えて作動させること
によって前記第1,第２のトランジスタを作動し、 前記ホトトランジスタの耐圧は前記第１及び第２のトラ
ンジスタの耐圧より低く、かつツェナダイオードのツェ
ナ電圧より高い耐圧であることを特徴とする光点弧型複
合半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986153353U JPH0746983Y2 (ja) | 1986-10-06 | 1986-10-06 | 光点弧型複合半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986153353U JPH0746983Y2 (ja) | 1986-10-06 | 1986-10-06 | 光点弧型複合半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6359428U JPS6359428U (ja) | 1988-04-20 |
| JPH0746983Y2 true JPH0746983Y2 (ja) | 1995-10-25 |
Family
ID=31072159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986153353U Expired - Lifetime JPH0746983Y2 (ja) | 1986-10-06 | 1986-10-06 | 光点弧型複合半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746983Y2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2436897A1 (fr) * | 1978-09-25 | 1980-04-18 | Mecanique Ind Int | Perfectionnements aux pompes centrifuges |
| JPS5913372A (ja) * | 1982-07-15 | 1984-01-24 | Hitachi Ltd | 半導体装置 |
-
1986
- 1986-10-06 JP JP1986153353U patent/JPH0746983Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6359428U (ja) | 1988-04-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4777387A (en) | Fast turn-off circuit for photovoltaic driven MOSFET | |
| USRE37778E1 (en) | Current limiting circuit | |
| JPH0746983Y2 (ja) | 光点弧型複合半導体装置 | |
| CA2019826A1 (en) | Transistor device drive circuit | |
| JP3282378B2 (ja) | パワー素子駆動保護回路及びｍｏｓｆｅｔ駆動保護回路 | |
| JPH07112150B2 (ja) | 光トリガースイッチング回路 | |
| US4356414A (en) | Monolithically integrable logic circuit | |
| JP3008484B2 (ja) | 保護回路 | |
| US5235215A (en) | Memory device for use in power control circuits | |
| JPH0438597Y2 (ja) | ||
| SU1185590A1 (ru) | Пороговое устройство | |
| RU1775810C (ru) | Устройство дл управлени модул торной лампой | |
| RU1815757C (ru) | Устройство дл управлени силовым транзистором | |
| SU1370769A1 (ru) | Транзисторный ключ | |
| JPH0630440B2 (ja) | 半導体スイツチ | |
| JPH055698Y2 (ja) | ||
| JP4536274B2 (ja) | 信号入力回路 | |
| JPS6348991Y2 (ja) | ||
| JPH034128Y2 (ja) | ||
| JPH0234211B2 (ja) | ||
| SU1690189A1 (ru) | Высоковольтный логический элемент | |
| CA1140221A (en) | Self current limiting control circuitry for gated diode switches | |
| SU1051717A1 (ru) | Полупроводниковый ключ | |
| SU1649656A1 (ru) | Устройство управлени светодиодом | |
| JPS62172813A (ja) | 半導体リレ−回路 |