RU1815757C - Устройство дл управлени силовым транзистором - Google Patents

Abstract

Повышение КПД достигаетс  тем, что коллектор отпирающего и эмиттер запирающего транзисторов подключены к положительному полюсу источника питани  через коллекторно-эмиттерный переход вспомогательного транзистора и последовательно соединенные первый и второй резисторы соответственно, базы запирающего и вспомогательного транзисторов подключены к эмиттеру отпирающего транзистора через третий и четвертый резисторы соответственно , а точнее соединени  первого и второго резисторов предназначены дл  подключени  к базе силового транзистора. 2 ил.

Description

Изобретение относитс  к преобразовательной технике и может быть использовано дл  управлени  транзисторными ключами автономных инверторов и регул торов посто нного напр жени .

Целью изобретени   вл етс  повышение КПД.

Устройство включает в себ  источник питани  Е, отпирающий транзистор 1, запирающий транзистор 2, вспомогательный транзистор 3, резисторы 4,5,6,7. Коллектор отпирающего транзистора 1 и эмиттер запирающего транзистора 2 подключены к положительному полюсу источника питани  Е непосредственно. Коллектор запирающего транзистора 2 и эмиттер отпирающего транзистора 1 подключены к отрицательному полюсу этого источника питани  через коллекторно-эмиттерный переход вспомогательного транзистора 3 и последовательно соединенные резисторы 4,5 соответственно.

базы запирающего 2 и вспомогательного транзистора 3 подключены к эмиттеру отпирающего транзистора 1 через резисторы 6 и 7 соответственно. Точка соединени  резистора 4 и резистора 5 подключена к базе силового транзистора 8.

Работает предлагаемое устройство следующим образом.

В исходном состо нии до подачи импульса управлени  транзистор 1 находитс  в запертом состо нии, а транзистор 2 - в открытом, транзистор 3 находитс  в режиме отсечки. Допустим в момент ti подаетс  импульс управлени  на базу транзистора 1 (Uy), вследствие чего транзистор 1 отпираетс  и переходит в режим насыщени . Одновременно запираетс  транзистор 2 (см. U4 на фиг.2), а транзистор 3 полностью открываетс , вследствие чего формируетс  отпирающий сигнал на участке база-эмиттер силового транзистора 8 (см. Кз фиг. 2). В

00

ел

Ч СЛ М

интервале времени tt 12 на базу-эмиттер силового транзистора 8 действует отпирающий сигнал, уровень которого можно ориентировочно оценить следующим выражением:

Убэ - E/(R4 + Rs) R4 - икэз, где R4, RS - соответственно величине сопротивлений резисторов 4 и 5, а Указ - падение напр жени  на участке коллектор-эмиттер транзистора 3.

В момент ta происходит смена пол рности входных, управл ющих импульсов, в результате чего закрываетс  транзистор 1 (практически мгновенно) и базовый ток силового транзистора 8 уменьшаетс  до нул . Одновременно отпираетс  транзистор 2, а транзистор 3 переходит в режим отсечки, так как потенциал базы резко снижаетс  практически до нул , т.е. ток через транзистор 3 резко снижаетс  и сопротивление коллектор-эмиттер увеличиваетс . При этом создаетс  контур дл  активного запирани  силового транзистора 8. Положительный полюс источника: участок коллектор-эмиттер транзистора 3, участок эмиттер - база транзистора 8, резистор 5 и отрицательный полюс источника, что приводит к быстрому запиранию и восстановлению силового транзистора 8. В момент t3 подаетс  очередной импульс управлени  и процессы в схеме повтор ютс .

. Величины резисторов 6, 4 и 5 выбирают таким образом, чтобы протекающий по ним ток обеспечил полное отпирание транзистора 2 при закрытом транзисторе 1. С другой стороны резисторы 4 и 5 должны ограничивать максимально допустимый ток транзистора 1.

Транзисторы 1 и 3 выбирают таким образом , чтобы их допустимый эмиттерный . ток был соизмерим с базовым током силового транзистора 8.

Выбор транзистора 2 зависит от параметров силового транзистора 8, он должен обеспечить требуемую величину инверсного базового тока силового транзистора 8 дл  быстрого его запирани . Мощность транзистора 2 может быть несколько ниже мощно сти транзисторов 1 и 3. т.е. услови  дл  выбора сопротивлений 4 и 7 неодинаковы. Резистор 4 в основном ограничивает эмиттерный ток транзистора 1 и базовый ток силового транзистора 8. Резистор 7 выбираетс  из услови  выбора соответствующего режима транзистора 3. Дл  конкретности отметим, что величины сопротивлений резисторов 5, 6, 7 больше, чем сопротивление резистора 4, Величина сопротивлени  резистора 6 больше, чем сопротивление резисторов 5 и 7.

После активного запирани  силового

транзистора 8 практически отсутствует цепь потреблени  электроэнергии, так как цепь через транзисторы 3 и 8 практически невозможна , транзистор 8 заперт, а цепь через транзисторы 2 и 3 потребл ет незначительную энергию, так как транзистор 3 практически заперт, это в целом приводит к уменьшению потери мощности и увеличению КПД схемы.

Claims (1)

1. Формула изобретени 

   Устройство дл  управлени  силовым транзистором, содержащее источник питани , отпирающий, запирающий, вспомогательный транзисторы и четыре резистора,

   отличающеес  тем, что, с целью повышени  КПД, коллектор отпирающего и эмиттер запирающего транзисторов подключены к положительному полюсу источника питани  непосредственно, коллектор

   запирающего и эмиттер отпирающего транзисторов подключены к отрицательному полюсу источника питани  через коллекторно-эмиттерный переход вспомогательного транзистора и последовательно

   соединенные первый и второй резисторы соответственно, базы запирающего и вспомогательного транзисторов подключены к эмиттеру отпирающего транзистора через третий и четвертый резисторы соответственно , а точка соединени  первого и второго резисторов предназначены дл  подключени  к базе силового транзистора.

   + Ј

   1Я1Г.7Я7

   -К

   (pual