JPH0745073A

JPH0745073A - Ｄｒａｍのリフレッシュ方法

Info

Publication number: JPH0745073A
Application number: JP5187756A
Authority: JP
Inventors: Hiromi Aizawa; 博巳相沢
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1993-07-29
Filing date: 1993-07-29
Publication date: 1995-02-14

Abstract

(57)【要約】【目的】ＤＲＡＭを使用するコンピュータシステムに
おいて、リフレッシュ専用サイクルを削減して、システ
ムのパフォーマンスを向上させる。【構成】ＣＰＵや他のバスマスタが、どのメモリ等に
アクセスしているかを検出する回路を設け、任意のバス
サイクル中にリフレッシュを行うことにより、リフレッ
シュのための専用バスサイクルを極力少なくすることに
より、システムのパフォーマンスを向上させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＤＲＡＭを用いたコン
ピュータシステムにおけるリフレッシュ方法に係わり、
特にリフレッシュサイクルによるシステムのパフォーマ
ンス低下を抑止するＤＲＡＭのリフレッシュ方法に関す
る。

【０００２】

【従来の技術】ＤＲＡＭを用いたコンピュータシステム
では、ＤＲＡＭの記憶保持のためのリフレッシュが必要
である。リフレッシュはＤＲＡＭを構成する全ての記憶
素子に対し、ある規定された期間内に行われなければな
らない。

【０００３】従来のＤＲＡＭリフレッシュは、ＣＰＵあ
るいはＤＭＡＣ（ダイレクトメモリアクセスコントロー
ラ）、あるいはリフレッシュコントローラ等により実現
されているが、いずれにしてもリフレッシュのためのバ
ス占有時間を必要としていた。

【０００４】この事情を図１及び図２を用いて説明す
る。

【０００５】図１は、一般的な従来のＤＲＡＭコントロ
ーラ周りのブロック図である。１０４で示されるＤＲＡ
Ｍコントローラは、各メモリアクセス要求元からメモリ
アクセスリクエストを受け取り、複数のメモリアクセス
リクエスト間の調停を行い、その結果適切なメモリアク
セスのための制御信号、適切なタイミングでＤＲＡＭ部
に出力する。ここでは、メモリアクセス要求元として、
ＣＰＵ、ＤＭＡＣ、及びリフレッシュタイマを想定して
いる。１０１a はＣＰＵからのメモリアクセスリクエス
ト（ＣＰＵ−req ＃）であり、１０１b はＤＲＡＭコン
トローラから当該メモリリクエスト１０１a が受け付け
られたことを示すアクノリッジ信号（ＣＰＵ−ack ＃）
で、当該リクエストの発行元であるＣＰＵに返送され
る。リクエストの発行元はアクノリッジ信号によってメ
モリアクセスサイクルが終了したことを知ることがで
き、次のリクエストを発行することができる。１０２a
（ＤＭＡ−req ＃）、１０２b （ＤＭＡ−ack ＃）は、
ＤＭＡＣに対応するリクエスト及びアクノリッジであ
り、動作としては上記ＣＰＵの場合と同様である。

【０００６】図１で示される例でのリフレッシュは、Ｄ
ＲＡＭコントローラが、ある種のリフレッシュタイマか
らのリフレッシュリクエスト１０３a （ＲＥＦ−req
＃）を受け取り、ＣＡＳビフォアＲＡＳ方式のリフレッ
シュ制御を行い、リフレッシュタイマにリフレッシュリ
クエストに対するアクノリッジ信号１０３d （ＲＥＦ−
ack ＃）を返送するという方法を想定する。ここで、Ｒ
ＥＦ−req ＃とＲＥＦ−ack ＃の動作は、上記ＣＰＵ−
req ＃とＣＰＵ−ack ＃の動作と同様である。

【０００７】図２は、図１においてＣＰＵ−req ＃とＲ
ＥＦ−req ＃がＤＲＡＭコントローラに発行された場合
のタイミングチャートを示している。なお、ここで示さ
れる信号は、アクティブ’Ｌ’（ＬＯＷ）であると想定
する。Φ１のサイクルにおいてＣＰＵからのメモリアク
セスリクエストＣＰＵ−req ＃が送出され、ＤＲＡＭコ
ントローラは、他のメモリアクセスリクエストが存在し
ないことを確認し、メモリアクセスのための制御信号を
ＤＲＡＭ部に送出するが、ここでは、当該制御信号のう
ち、ＲＡＳ＃及びＣＡＳ＃のみを表示している。ここで
留意すべきは、ＲＡＳ＃、ＣＡＳ＃のタイミングであ
り、通常のメモリアクセスでは、ＲＡＳ＃が先にアクテ
ィブになり、ＣＡＳ＃が後にアクティブになるというこ
とである。

【０００８】次のΦ２のサイクルでは、ＣＰＵ−req ＃
とＲＥＦ−req ＃が同時にアクティブになっている。こ
の場合、ＤＲＡＭコントローラは、どちらのリクエスト
を先に受け付けるかを決定しなければならないが、通常
用いられている調停アルゴリズムでは、ＲＥＦ−req ＃
を優先する場合が一般的であり、本例でもそれに従って
いる。その結果、Φ２サイクルでは、ＣＡＳ＃リフォア
ＲＡＳ＃方式のリフレッシュサイクルが実行され、ＲＥ
Ｆ−req ＃と同時に発行されたＣＰＵ−req ＃のメモリ
アクセスは、Φ３のサイクルで行われる。

【０００９】

【発明が解決しようとする課題】上に述べたように、図
２に示す従来のリフレッシュ方法では、ＣＰＵ−req に
よるメモリアクセスは、本来ならばΦ２のみで終了でき
るにも拘らず、定期的に発生するリフレッシュサイクル
のために、この場合Φ２とΦ３の２サイクルかかってし
まい、その分システムのパフォーマンスの低下を招くと
いう問題点がある。

【００１０】これは、ＤＲＡＭにとって定期的なリフレ
ッシュが不可欠なために発生することであり、従来のＤ
ＲＡＭを使用したコンピュータシステムでは避けられな
い問題であった。

【００１１】この問題を解決しようとする先行技術とし
て、例えば「ノイマン型ＣＰＵにおけるＤＲＡＭリフレ
ッシュ方法（特開平５−８９６７１）」がある。これ
は、オペコードフェッチサイクル中にＤＲＡＭのリフレ
ッシュを行うことにより、リフレッシュ専用サイクルを
なくし、ＣＰＵの処理速度の向上を図るというものであ
る。更に詳しくは、例えば、命令コードがＲＯＭ（リー
ドオンリーメモリ）やＳＲＡＭ（スタティックランダム
アクセスメモリ）等のリフレッシュを必要としないメモ
リに格納されており、ＤＲＡＭはオペコードフェッチに
引き続く命令実行のためにアクセスされるようなシステ
ムにおいて、ＲＯＭあるいはＳＲＡＭからのオペコード
フェッチサイクル中にＤＲＡＭに対するリフレッシュを
行おうというものである。これは、ノイマン型ＣＰＵの
動作がオペコードフェッチとその命令実行を繰り返すと
いう性質を利用したものである。

【００１２】しかし、この該先行技術は、何等かの理由
によりＣＰＵが長い間オペコードフェッチを行わない状
況が生じた場合、ＤＲＡＭに対するリフレッシュが行わ
れなくなるという問題がある。

【００１３】例えば、ＤＭＡＣがＣＰＵを中止状態にし
て、バスを専有してしまうような場合が該当する。又、
通常のコンピュータシステムでは、命令コードは主記憶
としてのＤＲＡＭに格納されることが一般的であるが、
その場合オペコードフェッチのためのＤＲＡＭアクセス
と、当該オペコードフェッチ中のリフレッシュのための
ＤＲＡＭアクセスの競合の際の対処が困難であるという
問題点がある。

【００１４】本発明は、前記従来の問題点を解決するべ
くなされたもので、ＣＰＵや他のバスマスタがある任意
のバスサイクルを実行中に、可能な限りリフレッシュサ
イクルを実行し、且つ確実にリフレッシュが行われるよ
うな方法と併用することにより、コンピュータシステム
のパフォーマンスを向上させることができるＤＲＡＭの
リフレッシュ方法を提供することを目的とする。

【００１５】

【課題を解決するための手段】本発明は、ＣＰＵと他の
バスマスタ及びＤＲＡＭ、ＲＯＭ、その他の論理回路を
有するコンピュータシステムにおけるＤＲＡＭのリフレ
ッシュ方法において、該ＣＰＵあるいは他のバスマスタ
が、該ＤＲＡＭやＲＯＭあるいは他の論理回路のいずれ
かにアクセスしているかを判別するアクセス判別回路を
設け、該アクセス判別回路により、前記ＣＰＵあるいは
他のバスマスタのアクセス対象を認知し、該アクセスが
ＤＲＡＭへのアクセスでない期間に、該ＤＲＡＭに対す
るリフレッシュを行うことにより、前記目的を達成した
ものである。

【００１６】

【作用】本発明によれば、ＣＰＵや他のバスマスタが、
どのメモリブロックやＩ／Ｏデバイスをアクセスしてい
るかを検出する回路を設け、該アクセスサイクル中に該
回路によって検出することができる非アクセスＤＲＡＭ
メモリブロックに対し、リフレッシュを行うことによ
り、リフレッシュ専用サイクルを削減して、コンピュー
タシステムのパフォーマンスを向上させたものである。

【００１７】即ち、本発明によれば、ほとんどのリフレ
ッシュサイクルは他のバスサイクル実行中に行われるた
め、リフレッシュのためバス専用時間が少なくなり、コ
ンピュータシステムのパフォーマンスを向上させること
ができる。又、従来のリフレッシュコントローラとの併
用により、確実なリフレッシュを行うことができ、シス
テムの構築に柔軟性をもたせることができる。

【００１８】

【実施例】以下図面を参照して、本発明の実施例を詳細
に説明する。

【００１９】図３は、本発明の一実施例を示すブロック
線図である。

【００２０】図３において、ＣＰＵ３０１はバス３０２
により、ＲＯＭ３０３、メモリ制御部３０４、その他の
ロジック３０５に接続されている。３０８はＤＲＡＭで
構成されるメモリ部であり、本実施例では３０８a で示
されるＢank ０と、３０８bで示されるＢank １の２バ
ンク構成としている。ここでバンクとは、独立にアクセ
ス可能な記憶単位のことである。２つのメモリバンクＢ
ank ０とＢank １は、ＤＲＡＭ制御のためのバス３０６
及び３０７により、メモリ制御部３０４と接続されてい
る。メモリ制御部３０４は、ＤＲＡＭ制御回路３０４a
、アクセス判別回路３０４b 、リフレッシュタイマ３
０４c の各回路を含んでいる。ＤＲＡＭ制御回路３０４
a はＣＰＵ３０１からのメモリアクセスの際のＤＲＡＭ
アクセスに必要な各種信号を生成し、ＣＰＵからのアド
レスに従ってＢank ０あるいはＢank １に出力する。

【００２１】又、リフレッシュタイマ３０４c からリフ
レッシュ要求があった場合、他のメモリアクセスに優先
してリフレッシュサイクルを実行する。ここでのリフレ
ッシュはＣＡＳビフォアＲＡＳ方式とする。３０４b で
示されるアクセス判別回路は、ＣＰＵからの制御信号を
解析し、ＣＰＵがＲＯＭ、Ｂank ０、Ｂank １、他ロジ
ックのいずれをアクセスしているかを検出するためのも
のである。

【００２２】なお、該アクセス判別回路３０４b からの
出力は、上記各デバイスを実際にアクセスするためのも
のではなく、あくまでリフレッシュのためのＲＡＳ／Ｃ
ＡＳを生成するためのものである。

【００２３】又、本実施例では、アクセス元がＣＰＵの
みの場合を示すが、例えば他のバスマスタとなり得るＤ
ＭＡＣ等を加えることも考えられる。又、アクセス先に
ついても、任意に加えることができる。

【００２４】図４は、上記メモリ制御部３０４を構成す
る回路のうち、ＲＡＳ／ＣＡＳを生成するための回路例
である。

【００２５】図４において、４０１、４０２、４０３、
４０５、４０６で示される各信号は、ＣＰＵから送出さ
れる信号である。ＡＤＳ＃４０１はＣＰＵから送出され
るアドレス４０３が確定し、又、ＣＰＵのバスサイクル
の開始を示す信号である。Ｍ／ＩＯ＃４０２は’Ｈ’
（ＨＩＧＨ）の時メモリアクセスを示し、’Ｌ’の時Ｉ
Ｏアクセスを示す（本実施例でのＩＯアクセスとは、３
０５で示される他のロジックに対するアクセスと考え
る）。Ｄ／Ｃ＃４０５はデータアクセス（’Ｈ’の時）
かオペコードアクセス（’Ｌ’の時）かを区別するもの
であり、又Ｒ／Ｗ＃４０６はリードアクセス（’Ｈ’の
時）かライトアクセス（’Ｌ’の時）かを示す信号であ
る。３０４c で示されるリフレッシュタイマは、本実施
例の場合、Ｂank ０に対応したリフレッシュタイマ０
（３０４c ０）と、Ｂank １に対応したリフレッシュタ
イマ１（３０４c １）の２つで構成されている。

【００２６】リフレッシュタイマの動作は、例えば、最
初にリセットされ、リフレッシュ間隔に相当する時間に
なると、リフレッシュのためのリクエスト４１１（Ｂan
k １用）あるいは４１３（Ｂank ０用）をＤＲＡＭ制御
回路３０４a に送出する。ＤＲＡＭ制御回路は、４１１
あるいは４１３に応じたＢank ０あるいはＢank １のリ
フレッシュサイクルを実行し、リフレッシュを実行した
ことを示すアクノリッジ信号４１２あるいは４１４を、
リフレッシュリクエストを加工したリフレッシュタイマ
に返送する。アクノリッジを受け取ったリフレッシュタ
イマは、タイマをリセットし、新たにリフレッシュ間隔
の計測を開始する。ＤＲＡＭ制御回路３０４a は上記の
リフレッシュ制御の他に、通常のＣＰＵによるメモリア
クセスの制御を司どる。

【００２７】この通常のメモリアクセス終了時には、Ｃ
ＰＵにＲＤＹ＃４０４を送出し、バスサイクルの終了を
報告する。又、このＲＤＹ＃は、アクセス判別回路３０
４bにも出力され、同様なバスサイクルの終了判定に用
いられる。

【００２８】アクセス判別回路３０４b は、上記のＣＰ
Ｕからの信号を監視し、ＣＰＵのアクセス先を判別す
る。本実施例では、ＲＯＭアクセス（ＲＯＭＣＳ＃４０
７）、メモリバンク０アクセス（ＢＡＮＫ０ＣＳ＃４０
８）、メモリバンク１アクセス（ＢＡＮＫ１ＣＳ＃４０
９）、及び他のロジックアクセス（ＩＯＣＳ＃４１０）
の判別を行う。

【００２９】４１９、４２０は、それぞれＢank １、Ｂ
ank ０に対応するＲＡＳ／ＣＡＳ生成回路であり、本生
成回路はリフレッシュ専用のものであるため、タイミン
グ的にはＣＡＳ（４２２、４２５）を先に出力し、ＲＡ
Ｓ（４２１、４２４）はその後へ出力される。又、ＲＡ
Ｓ、ＣＡＳを正常に出力したことを示す信号４２３、４
２６をそれぞれのバンクに対応するリフレッシュカウン
タに送出する。

【００３０】リフレッシュカウンタは、４２３あるいは
４２６を受け取ると、リフレッシュ間隔検出のためのカ
ウントをリセットする。４２７、４２８、４２９、４３
０、４３１、４３２、４３３、４３４はそれぞれＯＲゲ
ートを示す（負論理）。４３７、４３８はＢank ０に対
するＲＡＳ及びＣＡＳ信号であり、同様に４３５、４３
６はＢank １に対するＲＡＳ及びＣＡＳ信号である。

【００３１】ＤＲＡＭ制御回路からの出力信号４１５、
４１６、４１７、４１８は、ＣＰＵからの通常のメモリ
アクセス、及びリフレッシュタイマからのリフレッシュ
要求時の、Ｂank ０及びＢank １へのＲＡＳ／ＣＡＳ信
号である。

【００３２】図５は、本実施例におけるリフレッシュの
様子を示すタイミングチャートである。

【００３３】本タイミングチャートと前述の図４の回路
例を用いて、本実施例の動作を説明する。

【００３４】なお、タイミングチャート図５中のＲＥＦ
ＲＥＱ０＃は、図４の４１３を表わしており、同じくＲ
ＥＦＲＥＱ１＃は４１１を表わしている。又、ＲＯＭＣ
Ｓ＃、ＩＯＣＳ＃、ＤＡＮＫ０ＳＣ＃、ＤＡＮＫ１ＣＳ
＃を２アクティブにする信号（ＲＯＭアクセス、ＩＯア
クセス、Ｂank ０アクセス、Ｂank １アクセスの終了を
示す信号）であるＲＤＹ＃４０４は省略している。同じ
く、ＲＥＦＲＥＱ０＃、ＲＥＦＲＥＱ０＃をインアクテ
ィブにする信号４１４、４１２は省略している。又、本
タイミングチャートに示されている信号は、全てアクテ
ィブ’Ｌ’として記述している。

【００３５】タイミングチャート図５において、Φ１サ
イクルでは、ＲＯＭ３０３をアクセスしている。この時
のアクセスはメモリ部３０８に対しては無関係であるた
め、ＤＲＡＭ制御回路３０４a は、非動作状態となる。
即ち、４１５、４１６、４１７、４１８のいずれの信号
もアクティブにはならない。アクセス判別回路３０４b
により、ＲＯＭＣＳ＃がアクティブになり、ＯＲゲート
４２９、４３０を通ってＲＡＳ／ＣＡＳ生成回路４１
９、４２０に入力される。ＲＡＳ／ＣＡＳ生成回路４１
９、４２０は、タイミングチャート図５で示すようなタ
イミングで、ＯＲゲート４３１、４３２、４３３、４３
４を通して、Ｂank ０及びＢank １に対し、ＲＡＳ０
＃、ＣＡＳ０＃及びＲＡＳ１＃、ＣＡＳ１＃を送出す
る。

【００３６】この結果、本ＲＯＭアクセスサイクル中に
Ｂank ０及びＢank １のリフレッシュが行われたことに
なる。ＲＡＳ／ＣＡＳ生成回路４１９、４２０は４２
１、４２２、４２４、４２５（ＲＡＳ１＃、ＣＡＳ１
＃、ＲＡＳ０＃、ＣＡＳ０＃）を送出後、４２３、４２
６をアクティブにする。これにより、リフレッシュタイ
マ１（３０４c １）、リフレッシュタイマ０（３０４c
０）はクリアされる。

【００３７】タイミングチャート図５において、Φ２サ
イクルでは、ＩＯアクセス即ち３０５の他のロジックに
アクセスしている。この場合も上記ＲＯＭアクセスと事
情が同様で、メモリ部３０８に対しては、ＤＲＡＭ制御
回路３０４a からは、何等アクセス動作は行われない。
そのため、アクセス判別回路３０４b は、ＩＯＣＳ＃を
アクティブにし、以下上記ＲＯＭＣＳ＃をアクティブに
した場合と全く同じように、Ｂank ０及びＢank １に対
してリフレッシュを行うことができる。又、リフレッシ
ュタイマ１及びリフレッシュタイマ０も同様にクリアさ
れる。

【００３８】タイミングチャート図５において、Φ３サ
イクルでは、Ｂank ０（３０８a ）に対してアクセスし
ている。この時ＤＲＡＭ制御部３０４a は４１７、４１
８をアクティブにし、Ｂank ０のメモリアクセスのため
のＲＡＳ０＃、ＣＡＳ０＃をアクティブにする（ＲＡＳ
０＃を先にアクティブにする）。一方、アクセス判別回
路３０４b は、ＢＡＮＫ０ＣＳ＃をアクティブにする
が、本信号はＯＲゲート４２９を通り、ＲＡＳ／ＣＡＳ
生成回路４１９のみに入力される。本ＲＡＳ／ＣＡＳ生
成回路４１９は、ＲＡＳ１＃、ＣＡＳ１＃のみを生成す
るためのものである。

【００３９】その結果、Ｂank ０に対しては通常のメモ
リアクセスが行われ、Ｂank １に対してのみリフレッシ
ュが行われることになる。又、リフレッシュタイマのク
リアもＢank １に対応する、リフレッシュタイマ１（３
０４c １）に対してのみ行われる（４２３もアクティブ
にする）。

【００４０】タイミングチャート図５において、Φ４サ
イクルでは、Ｂank １（３０８b ）に対してアクセスし
ている。本アクセスでは、上記Ｂank ０のアクセスとは
逆に、ＤＲＡＭ制御回路３０４a は４１５、４１６をア
クティブにし、Ｂank １のメモリアクセスのためのＲＡ
Ｓ１＃、ＣＡＳ１＃をアクティブにする。又、アクセス
判別回路３０４b は、ＢＡＮＫ１ＣＳ＃をアクティブに
することにより、Ｂank ０のリフレッシュのためのＲＡ
Ｓ１＃、ＣＡＳ１＃をアクティブにする。

【００４１】この結果、Ｂank １は通常のメモリアクセ
スが行われ、Ｂank ０はリフレッシュが行われることに
なる。又、リフレッシュタイマのクリアはリフレッシュ
の行われたＢank １に対応する３０４c １に対してのみ
行われる。

【００４２】上に説明した事実により、リフレッシュを
任意のＣＰＵアクセスサイクル中に行うことができるよ
うになる。これをまとめると以下のようになる。

【００４３】１．ＲＯＭ、ＩＯをアクセス中は、Ｂank
０、Ｂank １の両方をリフレッシュ２．Ｂank ０をアクセス中は、Ｂank １をリフレッシュ３．Ｂank １をアクセス中は、Ｂank ０をリフレッシュ

【００４４】タイミングチャート図５において、Φn 及
びΦn ＋１サイクルでは、リフレッシュタイマ０（３０
４c ０）、及びリフレッシュタイマ１（３０４c １）に
よるリフレッシュサイクルが実行されている。本リフレ
ッシュサイクルが発生するのは、ＣＰＵが前述したＲＯ
Ｍやメモリ部あるいは他のロジックに対し何等かの理由
で長い間アクセスしなかった場合である。この場合、リ
フレッシュタイマ０あるいは１から、ＤＲＡＭ制御回路
に対し、ＲＥＦＲＥＱ０＃（４１３）、あるいはＲＥＦ
ＲＥＱ１＃（４１１）が送出される。ＤＲＡＭ制御部
は、本リクエストを受け取ると、他のメモリアクセス要
求に優先して、リフレッシュのためのＲＡＳ、ＣＡＳ信
号を、Ｂank ０あるいはＢank １に送出する。又、リフ
レッシュに対するアクノリッジ信号４１４あるいは４１
２によって、リフレッシュタイマはリフレッシュ終了時
にクリアされる。これにより、ＣＰＵアクセス中のリフ
レッシュだけではリフレッシュが十分に行われない場合
でも対処することができるようになる。

【００４５】上記の説明から、コンピュータシステムと
して、パフォーマンスや消費電力等の点から最も効率が
良いのは、リフレッシュタイマによるリフレッシュが発
生せず、且つ確実にリフレッシュが行われる状態であ
る。

【００４６】この事情を考察するために、以下アクセス
判別回路３０４b のデコード内容について考える。

【００４７】通常ＣＰＵからの信号Ｍ／ＩＯ＃（４０
２）、Ｄ／Ｃ＃（４０５）、Ｒ／Ｗ＃（４０６）は、図
６のように解釈される。又、図６には、これらのデコー
ドの結果の本実施例におけるアクセス先を、アクセス判
別回路からの出力信号として示している。即ち、図６お
いて、Ｎo.１、２、６の場合、いずれのＣＳ＃もアクテ
ィブにならないため、Ｂank ０、１のどちらに対しても
リフレッシュは行われない。又、Ｎo.３、４の場合、Ｂ
ank ０、１の両方がリフレッシュされる。又Ｎo.５、
７、８においては、アクセスされ得るアクセス先を示し
たものであり、実際にはこのうちの一つがアクティブに
なり、その時リフレッシュされるＢank は上記１．、
２．、３．の規則に従う。ここで、Ｎo.５、７、８のよ
うに、アクセス先が複数の場合の区別は、ＣＰＵからの
アドレスによって行われる。図６から容易に推測できる
ように、もしあるコンピュータシステムにおいて、過剰
なリフレッシュが行われていると考えられる場合は、例
えば、Ｎo.５のオペコードフェッチサイクルにおいて、
ＢＡＮＫ０ＣＳ＃、ＢＡＮＫ１ＣＳ＃、ＲＯＭＣＳ＃の
いずれもアクティブにならないようにすれば、実際のア
クセスは行われるが、リフレッシュは行われず、リフレ
ッシュの頻度を抑えることができる。

【００４８】

【発明の効果】以上説明した通り、本発明によれば、Ｃ
ＰＵがメモリを含む任意の周辺回路にアクセスすると、
アクセス判別回路によりリフレッシュ可能なメモリバン
クに対し該ＣＰＵアクセスサイクル中にリフレッシュが
行われるため、リフレッシュのための専用サイクルが不
必要になり、コンピュータシステムのパフォーマンスを
向上させることができるという効果を有する。

【００４９】又、何等かの理由によりＣＰＵが長い間、
周辺回路にアクセスしない状況が生じても、リフレッシ
ュカウンタの併用により、ＤＲＡＭの内容が破壊される
ことがないという効果も有する。

【図面の簡単な説明】

【図１】従来のリフレッシュ技術を示すブロック線図

【図２】従来のリフレッシュ技術の問題点を示すタイミ
ングチャート

【図３】本発明の一実施例を示すブロック線図

【図４】本実施例中のＲＡＳ／ＣＡＳを生成する回路の
例を示す回路図

【図５】本実施例を説明するためのタイミングチャート

【図６】本実施例におけるアクセス判別回路内のデコー
ド部の説明図

【符号の説明】

１０４…従来のＤＲＡＭロコントローラ１０７…ＤＲＡＭ部３０１…ＣＰＵ３０３…ＲＯＭ３０４…メモリ制御部３０４a …ＤＲＡＭ制御回路３０４b …アクセス判別回路３０４c …リフレッシュタイマ３０５…他のロジック３０８…メモリ部３０８a …メモリバンク０３０８b …メモリバンク１３０４c ０…リフレッシュタイマ０３０４c １…リフレッシュタイマ１４１９…ＲＡＳ／ＣＡＳ生成回路１４２０…ＲＡＳ／ＣＡＳ生成回路０

Claims

【特許請求の範囲】

【請求項１】ＣＰＵと他のバスマスタ及びＤＲＡＭ、Ｒ
ＯＭ、その他の論理回路を有するコンピュータシステム
におけるＤＲＡＭのリフレッシュ方法において、該ＣＰＵあるいは他のバスマスタが、該ＤＲＡＭやＲＯ
Ｍあるいは他の論理回路のいずれかにアクセスしている
かを判別するアクセス判別回路を設け、該アクセス判別回路により、前記ＣＰＵあるいは他のバ
スマスタのアクセス対象を認知し、該アクセスがＤＲＡ
Ｍへのアクセスでない期間に、該ＤＲＡＭに対するリフ
レッシュを行うことを特徴とするＤＲＡＭのリフレッシ
ュ方法。