JPH0744175B2 - エッチング方法 - Google Patents

エッチング方法

Info

Publication number
JPH0744175B2
JPH0744175B2 JP62175036A JP17503687A JPH0744175B2 JP H0744175 B2 JPH0744175 B2 JP H0744175B2 JP 62175036 A JP62175036 A JP 62175036A JP 17503687 A JP17503687 A JP 17503687A JP H0744175 B2 JPH0744175 B2 JP H0744175B2
Authority
JP
Japan
Prior art keywords
etching
silicon
trench
reactive ion
ion etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP62175036A
Other languages
English (en)
Other versions
JPS6365625A (ja
Inventor
ジェームス・アレン・ボンダー
ニコラス・ジェームス・ゼマルコ
トーマス・アドリアン・ハンセン
ジョージ・アンソニー・カプリタ
ジョン・エス・レチャトン
Original Assignee
インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション filed Critical インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション
Publication of JPS6365625A publication Critical patent/JPS6365625A/ja
Publication of JPH0744175B2 publication Critical patent/JPH0744175B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3085Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)

Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は、シリコンのバルクおよびシリサイド膜やポリ
サイド膜などの半導体材料を制御可能な形でエッチング
して、垂直な壁面プロファイルを得るための、反応性イ
オン・エッチング(RIE)プロセスに関する。より具体
的には、本発明は、新規な組合せのエッチング・ガスの
使用による、プロファイル制御が良好なこと、絶縁体マ
スクに対するエッチング選択性が高いこと、および毒性
や腐食性がほとんどないことを特徴とする、反応性イオ
ン・エッチング・プロセスに関する。
B.従来技術 反応性イオン・エッチング・プロセスは、半導体集積回
路の製造に広く利用されている周知の乾式エッチング・
プロセスである。反応性イオン・エッチング・プロセス
の主な適用例は、能動または受動半導体素子を囲んで電
気的に分離する深いトレンチを、シリコン基板内に形成
することである。ボンダー(Bondur)等に授与され本出
願人に譲渡された米国特許第4104086号は、このトレン
チ分離法の詳細を記載している。シリコンよりもエッチ
ング速度が低い材料(たとえば二酸化シリコン、窒化シ
リコンまたはその組合せ)で基板表面の一部分をマスク
した後に、トレンチをエッチングする。そのあとに、ト
レンチを酸化物、ポリイミド、ポリシリコンなど適当な
材料で充填する。反応性イオン・エッチング・プロセス
のもう1つの主な適用例は、耐火性金属シリサイド、ポ
リサイド(シリサイドとポリシリコンのサンドウィッ
チ)などの付着された膜から極めて狭い導線(たとえば
電界効果トランジスタのゲートや基板上の素子を接続す
るための相互接続構造)を形成することである。どちら
の適用例でも、エッチングされた表面がほぼ垂直なプロ
ファイルをとること、および実現可能で動作可能な集積
回路の設計と製造に厳しい制約が課せられないようにす
るためにトレンチ/導線の(サブミクロン級の)幅を厳
密に制御することが絶対に欠かせない。
半導体の反応性イオン・エッチングの従来技術では、様
々なエッチング・ガスおよびその混合物が使用されてき
た。フォルジェ(Forget)等に授与され本出願人に譲渡
された米国特許第4214946号は、シリコンまたはポリシ
リコンの反応性イオン・エッチングにSF6とCl2が10部、
残りが不活性ガス(He)からなる気体混合物を使用する
ことを開示している。おの特許の方法は、40:1を超える
Si:SiO2のエッチング速度比(ERR)を達成するものの、
基本的には、浅い(深さ約0.5μm)トレンチをエッチ
ングすることがその目的である。さらに、この方法は、
毒性と腐食性が高いため、エッチング中にかなり高価で
複雑な安全対策が必要になるという根本的な欠点があ
る。また、フォトレジスト・エッチング・マスクがこれ
らの強力なガスに耐えられないため、SiO2のエッチング
・マスクを作成するために工程段階の追加が必要なこと
も、欠点である。
フォルジェ(Forget)等に授与され本出願人に譲渡され
た米国特許第4264409号は、SiF4、Cl2および不活性ガス
(ArまたはHe)の気体混合物を使用するシリコンまたは
ポリシリコンの反応性イオン・エッチング法を開示して
いる。この方法は、上記の第4214946号特許と同じ欠点
がある。
ムッター(Mutter)に授与された本出願人に譲渡された
米国特許第4530736号は、フォトレジスト・マスクを利
用し、95ないし99%のCCl3FまたはCCl2F2を1ないし5
%の酸素と組み合わせて用いる、Siの反応性イオン・エ
ッチングを開示している。この特許の教示によると、酸
素を加えるのはフォトレジストのエッチング速度を増加
させるためであり、酸素はシリコンのエッチング速度に
はあまり影響を与えない。
ライ(Lai)等に授与された本出願人に譲渡された米国
特許第4475982号は、軽くドープされたシリコン層をエ
ッチングする場合はCCl2F2とArの雰囲気中で、また高濃
度にドープされたシリコン層をエッチングする場合はCC
l2F2と酸素の雰囲気中で、シリコン内に深いトレンチを
形成する、反応性イオン・エッチング法を開示してい
る。シリコン基板の高濃度にドープされた層では、横方
向にエッチング、すなわち「ブルーミング」を避けるた
めに、第2の雰囲気への切り替えが行なわれる。
アベ(Abe)等に授与された米国特許第3880684号は、シ
リコン基板上に形成されたSiO2、Si3N4、ポリシリコン
など少なくとも2種のシリコン化合物層を連続的にエッ
チングすることによって半導体を調製することを記載し
ている。フレオン・ガス・プラズマをエッチングに使用
して、通常の湿式化学エッチングで行なわれるように、
2種のシリコン化合物層をアンダカットなるスロープ形
になるように連続的にエッチングする。
j.Vac.Sci.Tech.、第13巻、第5号、1976年9月/10月、
1023〜1029ページに記載の「乾式プロセス技術(反応性
イオン・エッチング)(Dry Process Technology(Reac
tive Ion Etching))」と題するボンダー(Bondur)の
論文は、フォトレジスト・マスクに対するSi、SiO2、Si
3N4などの反応性イオン・エッチング用の様々のガス(C
F4、CCl2F2−フレオン12など)およびガスの組合せ(CF
4+O2、CF4+O2+Heなど)を記載している。ボンダー
は、レジスト・マスクがウェーハ表面と直角な場合で
も、プラズマがフォトレジストと反応するので、エッチ
ングされた材料内に垂直な壁面を有するイメージが得ら
れる保証はないと結論している。
マシューズ(Matthews)に授与された米国特許第444729
0号は、Si3N4層上のポリシリコンをプラズマ・エッチン
グしている間に、SF6と酸素のエッチャント・ガスの混
合物にフレオン12を加えて、ポリシリコン・エッチング
の終点検出を容易にすることを教示している。
ヒジカタ等に授与された米国特許第4465553号は、SF6
C2ClF5の気体混合物を使って、シリコンまたはその化合
物をエッチングすることによるパターン付けを開示して
いる。
ツァフィロポウロ(Zafiropoulo)等に授与された米国
特許第4473435号は、SF6(またはCF4かNF3)とフレオン
(C2ClF5)の気体混合物を使って、ポリシリコン膜をプ
ラズマ・エッチングしてシリコン基板上の誘電体下層を
露出させることを開示している。
ベインフォグル(Beinvogl)に授与された米国特許第44
73436号は、SF6とCl2の好ましい気体混合物を使うポリ
サイド層の反応性イオン・エッチングを開示している。
この発明者は、「本発明は、また、CClF3、CCl2F2およ
びその混合物など、塩素原子で置換されたフルオロハイ
ドロカーボン(すなわち、フルオロクロロハイドロカー
ボン)を含む気体混合物を使って実施することもでき
る。さらにキャリヤ・ガス、好ましくはヘリウムなどの
不活性ガスも、本発明の実施に利用できる。」と述べて
いる。
オクダイラ等に授与された米国特許第4330384号は、SF6
とO2、NH3、N2、CF4、CH4のうち少なくとも1つを含む
気体混合物によるシリコンのプラズマ・エッチングを開
示している。
ヨイヒ(Jeuch)等に授与された米国特許第4455193号
は、CHF3(またはCF4)とO2の混合物を使ってフォトレ
ジストと酸化物層を同時にエッチングする方法を開示し
ている。開示されている他のエッチャント・ガスはSF6
およびCF4と酸素の混合物である。
ベインフォグルに授与された米国特許第4380489号は、S
F6とHeの反応性気体混合物を使用するポリシリコンのプ
ラズマ・エッチングを開示している。
サンダース(Sanders)等に授与された米国特許第43746
98号は、フッ化化合物(CF4またはCHF3)と、フッ素以
外のハロゲンを含む化合物(たとえばCF2Cl2)とを含む
気体混合物を使用する、Si3N4層またはSiO2層のプラズ
マ・エッチングを開示している。
ベーリンガー(Behringer)に授与され本出願人に譲渡
された米国特許第4589952号は、ほぼ垂直なトレンチ壁
面プロファイルを得るために、低濃度のフッ素を含むCF
4エッチャント雰囲気を使って、フォトレジスト−Si3N4
−フォトレジストからなる3重マスクを通してシリコン
中に深いトレンチを形成する反応性イオン・エッチング
を開示している。
反応性イオン・エッチャント・ガス系に関する従来技術
が多過ぎるほどあるにもかかわらず、制御された壁面プ
ロファイルをもつ深くて狭いシリコン・トレンチを一貫
して確実に実現できるエッチャント・ガスの化学組成が
強く求められている。垂直な壁面プロファイルを有する
微細なまたは超微細な導線のパターン付けも、同様に求
められている。これらの要望は、チップ上のデバイス密
度を増加させなければならない必要に迫られたとどまる
ことのない要請によって、ことさら強くなっている。チ
ップ密度の要請には、どのような有害ガス系または腐食
ガス系も避けることを絶対に欠かせないとする作業場所
での安全性と環境上の考慮が結びついている。エッチャ
ント・ガスの成分としてCl2を利用する従来技術のガス
系は、本来腐食性と毒性をもつために、これらの要件を
満たすことができない。Cl2を使用しないガス系は、制
御された壁面プロファイルを一貫して確実に実現するこ
とができない傾向がある。トレンチ側壁のボウイングな
どの受け入れ難いトレンチ輪郭の異常が、これらの系の
特徴である。
上記の要望にも増して、特定のトレンチ充填材料に合う
ように、また確実なトレンチの分離がしやすくなるよう
に、分離トレンチの形状すなわちピッチを制御可能な形
で変更することが求められている。たとえば、ポリイミ
ドなどの有機材料でトレンチを充填するには、負のピッ
チをもつ(すなわちトレンチの下部の方が上部よりも広
い)トレンチをエッチングすることが望ましい。という
のは、そうすると、その有機材料がトレンチの表面に沿
って流下し、毛管作用を起こして、有機充填材中に空隙
を生じずにトレンチを充填するからである。たとえば、
トレンチをポリシリコンで充填するとき、ポリシリコン
充填材中に大きな空隙が生じるのを防止するために、正
のピッチをもつ(下部の方が上部よりも狭い)トレンチ
・プロファイルが望まれる。従来技術は、これらの要望
に応えられなかった。
C.発明が解決しようとする問題点 したがって、本発明の一目的は、半導体材料を異方性エ
ッチングして、その制御可能な壁面プロファイルを得る
方法を提供することにある。
本発明のもう1つの別の目的は、絶縁体マスクに対して
半導体の高いエッチング選択性を有する反応性イオン・
エッチング・ガス系を提供することにある。
本発明の具体的な目的は、エッチャント・ガス系の成分
ガスの組成または反応性イオン・エッチング・プロセス
のパラメータあるいはその両方を操作することによっ
て、半導体材料中にトレンチをエッチングする反応性イ
オン・エッチング・プロセスを提供することにある。
D.問題点を解決するための手段 上記の目的およびその他の関連する目的は、フルオロク
ロロカーボン、SF6、酸素、およびヘリウムなどの不活
性ガスからなる新規なエッチャント・ガス混合物を使っ
て達成することができる。適当なフルオロクロロカーボ
ンには、CClF3(フレオン13)、CCl2F2(フレオン1
2)、CCl3F(フレオン11)、CCl4などがあり、好ましい
フルオロクロロカーボンはCCl2F2である。気体混合物中
でフルオロクロロカーボンとSF6の好ましい比は、約2
である。このエッチャント・ガス混合物は、とりわけ単
一ウェーハまたは多重ウェーハのダイオード構成による
平行平板型反応性イオン・エッチング系に使用するのに
適しているので、半導体基板中に深くて狭いトレンチを
エッチングし、ポリサイド、シリサイドその他の膜をパ
ターン付けして、ほぼ垂直な壁面プロファイルをとる微
細な線を設けるのに有利である。トレンチを画定すると
いう状況のもとで、この気体混合物は、トレンチ画定用
マスク内の開口の幅を厳密に維持しながら、反応性イオ
ン・エッチング系に印加する高周波電力を制御するだけ
で、(正、負またはゼロのピッチをトレンチにとらせ
る)トレンチの形状制御が可能である。酸素が存在する
と、絶縁体のエッチング速度が減少するため、絶縁体マ
スクに対する半導体材料の高いエッチング速度比が容易
に行なわれる。たとえば、Si:SiO2のエッチング速度比
=30〜40:1。
E.実施例 本発明は、当技術で周知の任意の反応性イオン・エッチ
ング装置を使用して実施できる。このような1つの反応
性イオン・エッチング装置が、ジャンマルコ(Giammarc
o)等に授与され本出願人に譲渡された米国特許第45954
84号に開示されている。この特許を本明細書に引用す
る。このような装置は本発明の主題でないので、反応性
イオン・エッチング装置ではなく、新規な気体混合物を
使用する新規な反応性イオン・エッチング法に焦点を絞
って詳しく説明することにする。
第1図を参照すると、誘電体トレンチ分離を形成するた
めの本発明の一実施形態での反応性イオン・エッチング
が示されている。第1図の構造は、例示のためにP+導電
型として示した単結晶シリコン基板10と、基板10上のN+
層12および層12上のN-導電層14を含んでいる。本発明で
は、層10、12、14のすべてまたは一部が上記と逆の導電
型であってもよい。ただし、層12を最終的にバイポーラ
・トランジスタのコレクタとなる導電層内に設けるのが
好ましい。この構造は、周知の様々な技法によって製造
できる。ただし、好ましい技法は、単結晶シリコン基板
を用意し、通常の拡散法またはヒ素、アンチモン、リン
などのN型不純物のイオン打ち込みによりN+ブランケッ
ト拡散を基板中に拡散させて、表面濃度が約1019から10
21原子/cm3のN+領域を作成するものである。続いて、エ
ピタキシアル成長法により10−12構造上に層14を成長さ
せる。これは、約1000℃の成長温度でSiCl4/H2、または
SiH4/H2混合物を使用するというような通常の技法で行
なえる。N+層12は通常の厚さが約1ないし3μmであ
り、エピタキシアル層は厚さが約0.5ないし10μmで、
厳密な厚さは組み立てようとするデバイスに依存する。
次に、湿性または乾性酸素雰囲気中での温度約950℃で
の熱成長、または化学蒸着という通常の技法によって、
二酸化シリコン層16を形成する。窒化シリコンや酸化ア
ルミニウムなど他のマスク材料を使用してもよい。酸化
物16中の、絶縁層分離を希望する領域に、幅Wの開口18
を形成させる。こうした開口は、通常のフォトリソグラ
フィ法およびエッチング法によって形成される。マスキ
ング層16の厚さは、約0.2ないし2μmであり、厳密に
はシリコン・トレンチの所要の深さに依存する。
このとき、この構造は、いつでも本発明に従って反応性
イオン・エッチング・プロセスを実施できる状態になっ
ている。このプロセスは、反応性イオン・エッチング装
置の完全な記載を含んでいる上記のジャンマルコ等の特
許を参照すると、より十分に理解できる。第1図に示し
た基板構造体10−12−14−16を、反応性イオン・エッチ
ング装置の陰極板に取り付ける。反応室を減圧後、フル
オロクロロカーボン、SF6、酸素、および不活性ガスか
らなるエッチャント・ガス混合物を反応室内に導入す
る。好ましいフルオロクロロカーボンはCCl2F2(フレオ
ン12)であり、好ましい不活性ガスはHeである。エッチ
ャント・ガス混合物中のヘリウム・ガスの百分率をw
で、フレオン12の百分率をxで、SF6の百分率をyで、
酸素ガスの百分率をzで表わすとすれば、w、x、y、
zの合計は約100にならなければならない。その上、フ
レオン12が気体混合物中でSF6の約2倍のとき、すなわ
ちx/y=2のとき、エッチング・プロセスの最良の制御
が得られる。エッチング・プロセスのすぐれた制御可能
性をもたらしながら、半導体と絶縁体のエッチング比を
容易に高めることができる好ましい気体混合物は、フレ
オン12の含有量が約3%ないし10%、SF6の含有量が約
1%ないし4%、O2の含有量が3%ないし10%、Heの含
有量が74%ないし93%のものである。
エッチャント・ガス混合物の成分ガスを、入口ポートの
外部にある個々の流量制御機構により、入口ポートから
反応性イオン・エッチング系内に導入する。成分ガスの
流量を制御することにより、気体混合物中のガスの百分
率を制御する。流量制御機構と反応槽の間隔がかなり大
きいので、成分ガスは、均一に混合してから反応槽内に
拡散する。処理室内の圧力は、処理室出口にある絞り弁
によって独立に維持される。エッチングを司る活性化学
種の蓄積と消耗が平衡を保ち、かつ反応副成物が反応を
深刻に阻害するほど長くない最適の時間、エッチャント
・ガス混合物が処理室内に留まるように、流量と排出速
度を調整する。通常は約100ミリトル未満の室圧を使用
し、前述の範囲内の組成が得られるように、エッチャン
ト・ガスの流量を調節する。
基板を取り付けた陰極板を陽極に対して負にバイアスす
るように、高周波電力をかける。適当な電力を供給する
13.56メガヘルツ程度の高周波が使用される。電力レベ
ルは、ある程度陰極板のサイズによって規定される。直
径が約40cmの陰極板の場合、通常、約200ないし400ワッ
トの電力、すなわち約0.1ないし0.4ワット/cm2の電力密
度が用いられる。
こうした条件のもとで、シリコン基板14−12−10(第1
図)を、反応性イオン・エッチング・マスク16を通して
エッチングして、ほぼ垂直な壁面22をもつ深くて狭いト
レンチ20を形成する。シリコンと酸化物のエッチング速
度比は高く、約30〜40:1である。エッチング速度比がこ
のように高いため、酸化物マスク16の腐食や盛上りが避
けられるので、マスク中の開口18を申し分なく制御でき
る。第1図に示すように、基板に加えられたドーパント
の種類やドーピング・プロファイルにかかわりなく、壁
面プロファイルは、トレンチの深さ全体にわたって垂直
になっている。壁面プロファイルが垂直なので、トレン
チの幅は、マスク16中の開口18の幅Wとほぼ同じにな
る。
どんな特定の機構が高いエッチング速度比と垂直な壁面
プロファイルをもたらすかは、明らかでない。ただし、
酸素は、エッチャント・ガス混合物の中でその含有量が
低いにもかかわらず、高いエッチング速度比を与えるエ
ッチャント・ガス混合物の必要にして不可欠な成分であ
る。垂直な壁面プロファイルが得られるもっともらしい
説明は、次のようである。高周波電界が、エッチャント
・ガス分子を適当に分解させることによって、エッチャ
ント化学種を生じさせる。フレオン・ガスは、エッチン
グの原因となるエッチャント・ガス中のラジカルによっ
てシリコンの垂直面を不動態化してその横方向エッチン
グを防止する化学種をもたらす。いいかえれば、フレオ
ンは、シリコンのトレンチ表面上に化学吸着されて垂直
面を大幅なエッチングから防護、すなわち「保護する」
障壁を表面上に形成する、「Cl」化学種をもたらす。そ
れと同時に、エッチャント・ガス中のフレオンとSF6
子から供給される「F」ラジカルは、高周波電界から得
られるほぼ垂直な方向の高い運動量およびシリコンと化
学反応できる能力のために、ただちにトレンチの水平面
と反応して垂直方向にエッチングを起こす。垂直方向エ
ッチング速度は、構造14−12−10に印加された高周波電
力の関数である。電力が増大するにつれて、エッチング
化学種に付与されるエネルギーが増加するために、エッ
チング速度がそれだけ増加する。エネルギーが増加する
と、基板の温度が上昇する。高周波電力が増大するにつ
れて、基板の温度が上昇するため、トレンチの底面が広
がるのだと考えられる。熱エネルギーが増加すると、側
壁の不動態化が減少し、したがって横方向エッチングが
起こる。
独特の4成分エッチャント・ガス混合物は、エッチング
像の形状制御という有利な特徴を有する。第2図および
第3図に示すように、このガス混合物を用いると、反応
性イオン・エッチング装置の電力密度を変化させるだけ
で、トレンチの形状を負または正のピッチをもつように
都合よく変化させることができる。第1図に示したほぼ
垂直なトレンチのブロファイルを得るのに使用した場合
より電力密度を増加させると、第2図に示すような負の
ピッチをもつトレンチ24が容易に得られる。トレンチ24
の側壁26は、外側に向かって傾斜している。同様に、
(第1図)トレンチ20の壁面プロファイルを得るのに使
用した場合よりも反応性イオン・エッチング装置の電力
密度を減少させると、内側に向かって傾斜した壁面30か
らなる正のピッチのトレンチ28が得られる。しかし、第
2図および第3図に示すように、反応性イオン・エッチ
ング系の電力の変動は、酸化物マスク18中の開口の幅W
にあまり影響を与えない。このことは、トレンチ最上部
の幅がリソグラフィで画定される幅と厳密に一致するの
で、回路設計上の観点から特に有利である。
シリコンおよび二酸化シリコンの材料についてエッチン
グ速度と電力の関係を示すグラフである第5図を参照す
ると、上記のトレンチ形状制御が容易に理解できる。デ
ータは、以下のエッチング条件に対応するものである。
すなわち、圧力=75mT、成分ガスの流量(およびそれと
等価な含有量百分率)はHeが55sccm(すなわち86%)、
CCl2F2が4sccm(すなわち6.25%)、SF6が3sccm(すな
わち4.7%)、O2が2sccm(すなわち3.15%)であり、シ
リコン・ローディングは12%、陰極板の直径は約40cm、
陰極板の温度は室温である。シリコンのエッチング速度
は、電力の非線形関数であって、約150ワット以上の場
合に高いエッチング速度を示し、電力をゼロまで減少さ
せていくにつれて急速にゼロまで減少する。電力を約20
0ワットに設定すると、トレンチは正の傾斜となる。こ
れより高い電力レベルの場合、傾斜はゼロとなり、それ
から負に変わる。他方、二酸化シリコンのエッチング速
度グラフには、このような変化はなく、酸化物のエッチ
ング速度が電力にはまったく影響されないことを示して
いる。また、第5図から明らかなように、シリコンと二
酸化シリコンのエッチング速度比は高く、30〜40:1の範
囲である。ある電力レベルでのドーピング条件の変化に
よるシリコンのエッチングの変動は大きくなく、本発明
の新規なプロセスで、ドープ層10、12、14を備えた第1
図に示すタイプのシリコン材料のエッチングによって、
ほぼ垂直なプロファイルがもたらされることを示してい
る。
第5図のデータに関して規定されたプロセス条件を用い
てシリコン中にトレンチを形成したところ、第2図に示
したような負のピッチをもつトレンチが、400ワットの
電力レベルで得られた。200ワットの電力レベルを用い
てエッチングしたところ、第3図に示したような正のピ
ッチをもつトレンチが得られた。このように、4成分の
ガス混合物を使用し、エッチングに用いる電力を操作す
るだけで、シリコン中のトレンチ形状を変化させること
ができる。また、これらの深さ12μmのトレンチの底面
には、ブラック・シリコン(すなわち、グラス、コー
ン、スパイクなど)が形成されなかった。
このプロセスに基づいて、シリサイド層とポリサイド層
をパターン付けしながら、エッチングによって微細線を
形成することにより、同様に印象的な結果が得られる。
これを、第4図に示す。厚さが200ないし400nmのドープ
済みまたは未ドープのポリシリコン層42と、厚さが150
ないし300nmの耐火金属シリサイド(たとえばTiSi2、Ta
Si2またはWSi2)層44を備えたシリコン基板40から出発
して、二酸化シリコン層46を形成する。酸化物46は、通
常約400℃の低温で形成される低温酸化物(LTO)であ
る。通常のフォトリソグラフィと100%のCF4プラズマに
よるエッチングを用いて、酸化物層46をパターン付け
し、下にあるポリサイド層42ないし44の所期の構成をも
たらす。酸化物層をパターン付けしてポリサイド層用の
反応性イオン・エッチング用マスクを形成した後、この
構造に、フルオロクロロカーボンSF6とO2と不活性ガス
の組合せを用いてこのエッチング・プロセスを施す。好
ましい実施例では、CCl2F2+SF6+O2+Heのガス混合物
を上記のシリコンをエッチングする場合と同じ百分比で
使用する。適当な電力密度のもとで、このガス混合物か
ら生じるプラズマを用いて、シリサイド44とポリシリコ
ン42をエッチングし、完全に垂直な壁面50をもつ導体構
造48にすることができる。酸化物46のエッチング速度は
層42と44に比べてかなり低い(ほぼ1/30ないし1/40)の
で、酸化物マスクの保全性が保たれ、マスクの下でアン
ダカットが避けられる。
本発明のプロセスを使用してLTO/TiSi2/ポリシリコンの
サンドイッチ層のエッチングを行なった。LTO、TiSi2
ポリシリコンの厚さは、それぞれ370nm、200nm、370nm
であった。エッチングは、下記の条件で実施した: 流量 He−54sccm CCl2F2−4sccm SF6−2sccm O2−2.5sccm 圧力 55ミリトル 電圧 260ワット 陰極寸法 40cm こうした条件のもとでは、TiSi2は約500Å/分の速度で
エッチングされ、ポリシリコンは約800Å/分の速度で
エッチングされ、ほぼ垂直な壁面をもつ導体構造が得ら
れた。(第6図に示すようにエッチング速度に影響を与
える)陰極表面上のシリコン・ローディングは12%より
もかなり高いので、ポリシリコンのエッチング速度は第
5図に示したエッチング速度に比べて低かった。
F.発明の効果 フルオロクロロカーボン、SF6、O2およびHeからなる新
規な気体混合物による反応イオン・エッチング・プロセ
スを用いると、シリコン中に深くて狭いトレンチをエッ
チングすることが可能になる。得られるトレンチは、ブ
ルーミングやダブ・テーリングやブラック・シリコン、
その他従来技術で悩まされていた問題のない、ほぼ完全
な垂直壁を有する。このプロセスは、シリサイド層とポ
リサイド層をエッチングして微細線パターンにパターン
付けするように容易に拡張できる。このプロセスを用い
ると、反応性イオン・エッチング電力の制御によって、
トレンチの形状制御ができる。これは、有毒な反応成分
も腐食性の反応もなく、様々な反応イオンエッチング系
で使用するのに適している。
【図面の簡単な説明】
第1図は、反応性イオン・エッチング用マスク中の開口
の幅に等しい幅と垂直な壁面とを有する深いトレンチを
形成する、本発明に基づくシリコンの反応性イオン・エ
ッチングの断面図である。 第2図および第3図は、反応性イオン・エッチング用化
学種を発生させるための電力を変えることによって様々
な形状の深いトレンチを形成する、本発明に基づくシリ
コンの反応性イオン・エッチングの断面図である。 第4図は、本発明に基づいて輪郭の明確な垂直な壁面プ
ロファイルをもつ導体を形成するための、ポリサイド層
の反応性イオン・エッチングによるパターン付けの断面
図である。 第5図は、ポリシリコンと酸化物のエッチング速度と電
力の関係を示すグラフである。 第6図は、シリコン・ローディングがシリコンおよび二
酸化シリコンのエッチング速度に及ぼす影響を示すグラ
フである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 トーマス・アドリアン・ハンセン アメリカ合衆国ニューヨーク州ポキプシ ー、クレトン・プレス1番地 (72)発明者 ジョージ・アンソニー・カプリタ アメリカ合衆国ニューヨーク州ニュー・ウ ィンダー、パーク・ヒル・ドライブ27番地 (72)発明者 ジョン・エス・レチャトン アメリカ合衆国ニューヨーク州ワッピンガ ース・ファルス、バンデウォーター・ドラ イブ10番地 (56)参考文献 特開 昭59−107518(JP,A) 特開 昭57−145328(JP,A) 米国特許4473435(US,A)

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】シリコン酸化物のマスクを通してシリコン
    材料をエッチングする方法において、 不活性ガスと、フルオロクロロカーボンと、SF6と、酸
    素とよりなるプラズマを用いてエッチングすることを特
    徴とするエッチング方法。
JP62175036A 1986-09-08 1987-07-15 エッチング方法 Expired - Lifetime JPH0744175B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US904437 1986-08-09
US06/904,437 US4726879A (en) 1986-09-08 1986-09-08 RIE process for etching silicon isolation trenches and polycides with vertical surfaces

Publications (2)

Publication Number Publication Date
JPS6365625A JPS6365625A (ja) 1988-03-24
JPH0744175B2 true JPH0744175B2 (ja) 1995-05-15

Family

ID=25419165

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62175036A Expired - Lifetime JPH0744175B2 (ja) 1986-09-08 1987-07-15 エッチング方法

Country Status (4)

Country Link
US (1) US4726879A (ja)
EP (1) EP0256311B1 (ja)
JP (1) JPH0744175B2 (ja)
DE (1) DE3784117T2 (ja)

Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6432633A (en) * 1987-07-29 1989-02-02 Hitachi Ltd Taper etching method
JPS6432627A (en) * 1987-07-29 1989-02-02 Hitachi Ltd Low-temperature dry etching method
US4836887A (en) * 1987-11-23 1989-06-06 International Business Machines Corporation Chlorofluorocarbon additives for enhancing etch rates in fluorinated halocarbon/oxidant plasmas
JP2624797B2 (ja) * 1988-09-20 1997-06-25 株式会社日立製作所 アクティブマトリクス基板の製造方法
US5064165A (en) * 1989-04-07 1991-11-12 Ic Sensors, Inc. Semiconductor transducer or actuator utilizing corrugated supports
JP2883629B2 (ja) * 1989-04-21 1999-04-19 富士電機 株式会社 ドライエッチング方法およびドライエッチング装置
US5201993A (en) * 1989-07-20 1993-04-13 Micron Technology, Inc. Anisotropic etch method
US5271799A (en) * 1989-07-20 1993-12-21 Micron Technology, Inc. Anisotropic etch method
US5300460A (en) * 1989-10-03 1994-04-05 Applied Materials, Inc. UHF/VHF plasma for use in forming integrated circuit structures on semiconductor wafers
US5015323A (en) * 1989-10-10 1991-05-14 The United States Of America As Represented By The Secretary Of Commerce Multi-tipped field-emission tool for nanostructure fabrication
US5068707A (en) * 1990-05-02 1991-11-26 Nec Electronics Inc. DRAM memory cell with tapered capacitor electrodes
US5225376A (en) * 1990-05-02 1993-07-06 Nec Electronics, Inc. Polysilicon taper process using spin-on glass
US5169487A (en) * 1990-08-27 1992-12-08 Micron Technology, Inc. Anisotropic etch method
JP3729869B2 (ja) * 1990-09-28 2005-12-21 セイコーエプソン株式会社 半導体装置の製造方法
US5094712A (en) * 1990-10-09 1992-03-10 Micron Technology, Inc. One chamber in-situ etch process for oxide and conductive material
JP2920848B2 (ja) * 1991-03-19 1999-07-19 東京エレクトロン株式会社 シリコン層のエッチング方法
US5560804A (en) * 1991-03-19 1996-10-01 Tokyo Electron Limited Etching method for silicon containing layer
DE4219592C2 (de) * 1991-06-17 2001-12-06 Gold Star Electronics Verfahren zur Ausbildung eines Graben-Isolationsbereichs mittels einer Reaktionsschicht
US5888414A (en) * 1991-06-27 1999-03-30 Applied Materials, Inc. Plasma reactor and processes using RF inductive coupling and scavenger temperature control
US5358601A (en) * 1991-09-24 1994-10-25 Micron Technology, Inc. Process for isotropically etching semiconductor devices
DE4228551C2 (de) * 1992-08-27 1996-02-22 Linde Ag Verfahren und Anwendung des Verfahrens zur reinigenden Behandlung von Oberflächen mit einem Niederdruckplasma
DE4232475C2 (de) * 1992-09-28 1998-07-02 Siemens Ag Verfahren zum plasmachemischen Trockenätzen von Si¶3¶N¶4¶-Schichten hochselektiv zu SiO¶2¶-Schichten
US5770098A (en) * 1993-03-19 1998-06-23 Tokyo Electron Kabushiki Kaisha Etching process
US5354417A (en) * 1993-10-13 1994-10-11 Applied Materials, Inc. Etching MoSi2 using SF6, HBr and O2
DE4416057C2 (de) * 1994-05-02 1998-12-03 Hartmann & Braun Gmbh & Co Kg Verfahren zur Herstellung dreidimensionaler Tiefenstrukturen in Siliziumsubstraten
JP3351183B2 (ja) * 1995-06-19 2002-11-25 株式会社デンソー シリコン基板のドライエッチング方法及びトレンチ形成方法
US5652170A (en) * 1996-01-22 1997-07-29 Micron Technology, Inc. Method for etching sloped contact openings in polysilicon
JP2956602B2 (ja) * 1996-08-26 1999-10-04 日本電気株式会社 ドライエッチング方法
US5914280A (en) 1996-12-23 1999-06-22 Harris Corporation Deep trench etch on bonded silicon wafer
US6127278A (en) * 1997-06-02 2000-10-03 Applied Materials, Inc. Etch process for forming high aspect ratio trenched in silicon
US5891807A (en) * 1997-09-25 1999-04-06 Siemens Aktiengesellschaft Formation of a bottle shaped trench
JP3336975B2 (ja) * 1998-03-27 2002-10-21 日本電気株式会社 基板処理方法
US5935874A (en) * 1998-03-31 1999-08-10 Lam Research Corporation Techniques for forming trenches in a silicon layer of a substrate in a high density plasma processing system
US6103585A (en) * 1998-06-09 2000-08-15 Siemens Aktiengesellschaft Method of forming deep trench capacitors
TW398053B (en) * 1998-07-31 2000-07-11 United Microelectronics Corp Manufacturing of shallow trench isolation
US6312616B1 (en) 1998-12-03 2001-11-06 Applied Materials, Inc. Plasma etching of polysilicon using fluorinated gas mixtures
US6583063B1 (en) 1998-12-03 2003-06-24 Applied Materials, Inc. Plasma etching of silicon using fluorinated gas mixtures
US6235214B1 (en) 1998-12-03 2001-05-22 Applied Materials, Inc. Plasma etching of silicon using fluorinated gas mixtures
US6191043B1 (en) 1999-04-20 2001-02-20 Lam Research Corporation Mechanism for etching a silicon layer in a plasma processing chamber to form deep openings
DE19919469A1 (de) 1999-04-29 2000-11-02 Bosch Gmbh Robert Verfahren zum Plasmaätzen von Silizium
US6355567B1 (en) * 1999-06-30 2002-03-12 International Business Machines Corporation Retrograde openings in thin films
US6270634B1 (en) 1999-10-29 2001-08-07 Applied Materials, Inc. Method for plasma etching at a high etch rate
US6221784B1 (en) 1999-11-29 2001-04-24 Applied Materials Inc. Method and apparatus for sequentially etching a wafer using anisotropic and isotropic etching
US6391790B1 (en) 2000-05-22 2002-05-21 Applied Materials, Inc. Method and apparatus for etching photomasks
US7115523B2 (en) * 2000-05-22 2006-10-03 Applied Materials, Inc. Method and apparatus for etching photomasks
US6544838B2 (en) 2001-03-13 2003-04-08 Infineon Technologies Ag Method of deep trench formation with improved profile control and surface area
DE10127888A1 (de) * 2001-06-08 2002-12-19 Infineon Technologies Ag Verfahren zur Bildung von Kontaktregionen von in einem Substrat integrierten Bauelementen
US7183201B2 (en) * 2001-07-23 2007-02-27 Applied Materials, Inc. Selective etching of organosilicate films over silicon oxide stop etch layers
US6955989B2 (en) * 2001-11-30 2005-10-18 Xerox Corporation Use of a U-groove as an alternative to using a V-groove for protection against dicing induced damage in silicon
KR20040012451A (ko) * 2002-05-14 2004-02-11 어플라이드 머티어리얼스, 인코포레이티드 포토리소그래픽 레티클을 에칭하는 방법
KR100529632B1 (ko) * 2003-10-01 2005-11-17 동부아남반도체 주식회사 반도체 소자 및 그 제조 방법
TWI249767B (en) * 2004-02-17 2006-02-21 Sanyo Electric Co Method for making a semiconductor device
US7262110B2 (en) * 2004-08-23 2007-08-28 Micron Technology, Inc. Trench isolation structure and method of formation
US8293430B2 (en) * 2005-01-27 2012-10-23 Applied Materials, Inc. Method for etching a molybdenum layer suitable for photomask fabrication
US20070059897A1 (en) 2005-09-09 2007-03-15 Armin Tilke Isolation for semiconductor devices
DE102005053494A1 (de) * 2005-11-09 2007-05-16 Fraunhofer Ges Forschung Verfahren zum Herstellen elektrisch leitender Durchführungen durch nicht- oder halbleitende Substrate
JP2010272758A (ja) * 2009-05-22 2010-12-02 Hitachi High-Technologies Corp 被エッチング材のプラズマエッチング方法
US8680607B2 (en) * 2011-06-20 2014-03-25 Maxpower Semiconductor, Inc. Trench gated power device with multiple trench width and its fabrication process
US20130043559A1 (en) * 2011-08-17 2013-02-21 International Business Machines Corporation Trench formation in substrate
CN103197376B (zh) * 2013-02-06 2015-05-13 上海交通大学 基于多晶硅掩膜的硅波导制备方法
US10886165B2 (en) * 2018-06-15 2021-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming negatively sloped isolation structures

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4473435A (en) 1983-03-23 1984-09-25 Drytek Plasma etchant mixture

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3880684A (en) * 1973-08-03 1975-04-29 Mitsubishi Electric Corp Process for preparing semiconductor
US4104086A (en) * 1977-08-15 1978-08-01 International Business Machines Corporation Method for forming isolated regions of silicon utilizing reactive ion etching
US4330384A (en) * 1978-10-27 1982-05-18 Hitachi, Ltd. Process for plasma etching
US4214946A (en) * 1979-02-21 1980-07-29 International Business Machines Corporation Selective reactive ion etching of polysilicon against SiO2 utilizing SF6 -Cl2 -inert gas etchant
US4264409A (en) * 1980-03-17 1981-04-28 International Business Machines Corporation Contamination-free selective reactive ion etching or polycrystalline silicon against silicon dioxide
NL8004005A (nl) * 1980-07-11 1982-02-01 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting.
DE3103177A1 (de) * 1981-01-30 1982-08-26 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von polysiliziumstrukturen bis in den 1 (my)m-bereich auf integrierte halbleiterschaltungen enthaltenden substraten durch plasmaaetzen
US4353777A (en) * 1981-04-20 1982-10-12 Lfe Corporation Selective plasma polysilicon etching
DE3216823A1 (de) * 1982-05-05 1983-11-10 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von strukturen von aus metallsilizid und polysilizium bestehenden doppelschichten auf integrierte halbleiterschaltungen enthaltenden substraten durch reaktives ionenaetzen
US4447290A (en) * 1982-06-10 1984-05-08 Intel Corporation CMOS Process with unique plasma etching step
FR2529714A1 (fr) * 1982-07-01 1984-01-06 Commissariat Energie Atomique Procede de realisation de l'oxyde de champ d'un circuit integre
DE3275447D1 (en) * 1982-07-03 1987-03-19 Ibm Deutschland Process for the formation of grooves having essentially vertical lateral silicium walls by reactive ion etching
DE3242113A1 (de) * 1982-11-13 1984-05-24 Ibm Deutschland Gmbh, 7000 Stuttgart Verfahren zur herstellung einer duennen dielektrischen isolation in einem siliciumhalbleiterkoerper
JPS5993880A (ja) * 1982-11-20 1984-05-30 Tokyo Denshi Kagaku Kabushiki ドライエツチング方法
US4530736A (en) * 1983-11-03 1985-07-23 International Business Machines Corporation Method for manufacturing Fresnel phase reversal plate lenses
FR2555362B1 (fr) * 1983-11-17 1990-04-20 France Etat Procede et dispositif de traitement d'un materiau semi-conducteur, par plasma
JPS60109234A (ja) * 1983-11-18 1985-06-14 Nippon Telegr & Teleph Corp <Ntt> 二層膜のエッチング加工法
US4475982A (en) * 1983-12-12 1984-10-09 International Business Machines Corporation Deep trench etching process using CCl2 F2 /Ar and CCl2 F.sub. /O2 RIE
JPS6229141A (ja) * 1985-07-31 1987-02-07 Hitachi Ltd 半導体装置の製造法
US4595484A (en) * 1985-12-02 1986-06-17 International Business Machines Corporation Reactive ion etching apparatus

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4473435A (en) 1983-03-23 1984-09-25 Drytek Plasma etchant mixture

Also Published As

Publication number Publication date
EP0256311B1 (en) 1993-02-10
DE3784117T2 (de) 1993-08-12
EP0256311A3 (en) 1990-07-25
DE3784117D1 (de) 1993-03-25
JPS6365625A (ja) 1988-03-24
US4726879A (en) 1988-02-23
EP0256311A2 (en) 1988-02-24

Similar Documents

Publication Publication Date Title
JPH0744175B2 (ja) エッチング方法
US4473436A (en) Method of producing structures from double layers of metal silicide and polysilicon on integrated circuit substrates by RIE utilizing SF6 and Cl2
US5935877A (en) Etch process for forming contacts over titanium silicide
US5286344A (en) Process for selectively etching a layer of silicon dioxide on an underlying stop layer of silicon nitride
US6670278B2 (en) Method of plasma etching of silicon carbide
US6939808B2 (en) Undoped and fluorinated amorphous carbon film as pattern mask for metal etch
US6461976B1 (en) Anisotropic etch method
US7361607B2 (en) Method for multi-layer resist plasma etch
TW200823998A (en) Self-aligned contact etch with high sensitivity to nitride shoulder
KR100320830B1 (ko) 다층 구조의 실리콘 질화물 층에서 트렌치를 이방적으로에칭하는 프로세스 및 조성물과 금속 산화물 반도체 전계효과 트랜지스터를 형성하는 프로세스
US20060011579A1 (en) Gas compositions
KR20030066673A (ko) 반도체 구조에서 텅스텐 또는 질화 텅스텐 전극 게이트식각 방법
JPS6252455B2 (ja)
JPH05217956A (ja) 異方性プラズマエッチング方法
US7074724B2 (en) Etchant and method of use
JPH04350932A (ja) ドライエッチング方法
US5164331A (en) Method of forming and etching titanium-tungsten interconnects
US6670265B2 (en) Low K dielectic etch in high density plasma etcher
US6277758B1 (en) Method of etching doped silicon dioxide with selectivity to undoped silicon dioxide with a high density plasma etcher
US5167762A (en) Anisotropic etch method
WO1999021218A1 (en) Self-aligned contact etch using difluoromethane and trifluoromethane
JPH05102107A (ja) 半導体装置の製造方法
JP3248072B2 (ja) 酸化膜エッチング方法
US6372634B1 (en) Plasma etch chemistry and method of improving etch control
US6472329B1 (en) Etching aluminum over refractory metal with successive plasmas